裸板串口課程設(shè)計(jì)-在線(xiàn)瀏覽
2025-03-02 17:55本頁(yè)面
【正文】 對(duì)于UCLK的鎖定時(shí)間計(jì)數(shù)值和MPLL對(duì)于FCLK、HCLK、PCLK的鎖定時(shí)間計(jì)數(shù)值，這里我們?cè)谠O(shè)定UCLK與MPLL的相關(guān)值之前，先將鎖定時(shí)間計(jì)數(shù)寄存器進(jìn)行一個(gè)初始化——復(fù)位。 HCLK是為AHB總線(xiàn)提供的時(shí)鐘信號(hào)，主要用于高速外設(shè)，比如內(nèi)存控制器，中斷控制器，LCD控制器，DMA 等。 PCLK是為APB總線(xiàn)提供的時(shí)鐘信號(hào)，主要用于低速外設(shè)，比如看門(mén)狗，UART控制器， IIS, I2C， SDI/MMC, GPIO，RTC and SPI等。并且驅(qū)動(dòng)USB host/Device的頻率必須為48MHz。代碼44LDR R0,=0x4C000014 （1）MOV R1,7 STR R1,[R0] 時(shí)鐘分頻器控制寄存器寄存器地址讀寫(xiě)描述復(fù)位值CLKDIVN0x4C000014R/W時(shí)鐘分頻器控制寄存器0x00000000CLKDIVN位描述初始值DIVN_UPLL[3]UCLK選擇寄存器（UCLK必須對(duì)USB提供 48MHz）0:UCLK=UPLL clock UPLL時(shí)鐘被設(shè)置為48MHz1:UCLK=UPLL clock/2 UPLL時(shí)鐘被設(shè)置為96MHz0HDIVN[2：1]00：UCLK=FCLK/101：UCLK=FCLK/210：UCLK=FCLK/4，當(dāng)CAMDIVN[9]=0 UCLK=FCLK/8，當(dāng)CAMDIVN[9]=111：UCLK=FCLK/3，當(dāng)CAMDIVN[8]=0 UCLK=FCLK/6，當(dāng)CAMDIVN[8]=100PDIVN[0]0：PCLK是和HCLK/1相同的時(shí)鐘1：PCLK是和HCLK/2相同的時(shí)鐘044(1)設(shè)置時(shí)鐘分頻器控制寄存器的值，這里我們?cè)O(shè)置為7，從上表可看出是為了將時(shí)鐘頻率設(shè)置為PCLK=HCLK/2，因?yàn)楫?dāng)CAMDIVN[8]=1，所以UCLK=FCLK/6，而UCLK=UPLL clock, UPLL時(shí)鐘被設(shè)置為48MHz。45(2)這里使用了7個(gè)空指令，43(1)的PS里已說(shuō)明這一點(diǎn)45(3)再設(shè)置UPLL配置寄存器，根據(jù)公式R1=((M_MDIV12)+(M_PDIV4)+M_SDIV)得出配置值。I don39。so we set the MDIV to 68,set the PDIV to 1 and set the SDIV to 1 as well so that we can get a FCLK which is 304MHZ45(6)跳轉(zhuǎn)到M_INIT，進(jìn)行內(nèi)存初始化工作45(7)跳轉(zhuǎn)到StacksInit，進(jìn)行堆棧初始化45(8)跳轉(zhuǎn)到UART ，進(jìn)行串口設(shè)置 代碼46M_INIT LDR r0, =0x48000000 LDR r1, =0x48000034 （1） ADR r2, memdata Initmemloop （2） LDR r3, [r2], 4 STR r3, [r0], 4 TEQ r0, r1 BNE initmemloop MOV pc,lr （7）memdata DCD 0x22000000 。BANKCON0 (9) DCD 0x00000700 。BANKCON2 DCD 0x00000700 。BANKCON4 DCD 0x00000700 。BANKCON6 DCD 0x00018005 。REFRESH (10) DCD 0x000000b1 。MRSRB6 (12) DCD 0x00000030 。等待狀態(tài)控制寄存器寄存器地址描述復(fù)位值BWSCON0x48000000總線(xiàn)寬度amp。Save the func return Addr MSR
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