cmos靜態(tài)組合門電路的延遲速度-在線瀏覽
2025-07-14 01:31本頁面
【正文】 B B 設輸入為階躍信號，則 Vout從 0上升 (或從 VDD下降）到 ，晶體管（對于短溝道晶體管）處于截止或飽和態(tài)，因此 CGD只剩交疊電容。 Vin Vout CGS、 CSB、 CGB與輸出端 D無關 只有擴散電容 CDB和 CGD與輸出端D有關 2021/6/17 2021/6/17 MOSFET交疊電容 Gate P_SUB n+ S n+ D CGC CGDO CGSO ?CGSO和 CGDO— 交疊電容，由源漏橫向擴散形成，值一定 CGDO 2CGDO 柵漏密勒電容 2021/6/17 ? 自身電容 負載電容的估算（ cont.) 因此，自身電容為： Cself=CDBn+2CGDOn+CDBp+2CGDOp 2CGDO Vout CDBp CDBn ? 連線電容 短線可忽略，長線需考慮 深亞微米級后，連線電容變得不可忽略 2021/6/17 CMOS邏輯門傳輸延遲舉例 反相器 2輸入與非門 2輸入與非門 *等效電阻相同： 電容比反相器大 4/3倍。 忽略中間 漏極電容 忽略連線電容 2021/6/17 反向器 2輸入與非門 2輸入或非門 FO=1 CMOS邏輯門傳輸延遲舉例 2021/6/17 各種 CMOS門電路的傳輸延遲 反向器 N輸入邏輯門 LE倍 自身延遲時間： 反向器為 ?0, n輸入邏輯門為 n?0 后級負載延遲時間： : FO=1時，反向器的延遲時間
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