【正文】 址的第八位。 P1 口： P1 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I/O 口， P1口緩沖器能接收輸出 4TTL門電流。在 FLASH 編程和校驗時， P1 口作為第八位 6 地址接收。并因此作為輸入時， P2 口的管腳被外部拉低，將輸出電流。 P2 口當用于外部程序存儲器或 16 位地址外部數(shù)據(jù)存儲器進行存取時， P2 口輸出地址的高八位。 P2 口在 FLASH 編程和校驗時接收高八位地址信號和控制信號。當 P3 口寫入 “1”后，它們被內(nèi)部上拉為高電平，并用作輸入。 P3 口也可作為 AT89C51 的一些特殊功能口，如下表所示： 口管腳 備選功能 RXD（串行輸入口） TXD（串行輸出口） /INT0（外部中斷 0） /INT1（外部中 斷 1） T0（記時器 0 外部輸入） T1（記時器 1 外部輸入） /WR（外部數(shù)據(jù)存儲器寫選通） /RD（外部數(shù)據(jù)存儲器讀選通） P3 口同時為閃爍編程和編程校驗接收一些控制信號。有兩種方式可以向 89S52 提供時鐘脈沖：一是外部時鐘方式，即使用外部電路向 89S52 提供始終脈沖，見圖 3(a)；二是內(nèi)部時鐘方式，即使用晶振由 89S52 內(nèi)部電路產(chǎn)生時鐘脈沖。 圖 3 89S52 的時鐘脈沖 7 圖 3 中： J 一般為石英晶體，其頻率由系統(tǒng)需要和器件決定，在頻率穩(wěn)定度要求不高時也可以使用陶瓷濾波器。10） pF 使用陶瓷濾波器時， C1=C2=40（ 177。復位信號結束后， CPU 從程序存儲器 “0000H”處開始 執(zhí)行程序。 ⅰ 上電復位。設置一個復位按鈕，當操作者按下按鈕時產(chǎn)生一個復位信號。設計一個復位電路，當系統(tǒng)滿足某一條件時自動產(chǎn)生一個復位信號。 圖 4 89S52 的復位電路 關于 CPU 的復位電路應當注意，在調試單片機程序時有兩種工作方式。此時程序的執(zhí)行由仿真器控制，復位電路不起作用，系統(tǒng)時鐘也經(jīng)常設置為仿真器產(chǎn)生，此時用戶的晶振也不起作用 。因此，如果系統(tǒng)復位電路或晶振電路有故障，就會出現(xiàn)仿真器方式工作正常，而用戶方式不工作的現(xiàn)象，這是許多初學者常遇到的問題。在芯片擦操作中，代碼陣列全被寫 “1”且在任何非空存儲字節(jié)被重復編程以前，該操作必須被執(zhí)行。在閑置模式下， CPU 停止工作。在掉電模式下，保存 RAM 的內(nèi)容并且凍結振蕩器，禁止所用其他芯片功能，直到下一個硬件復位為止。 2 +5V 3 DGND 數(shù)字地，在 CPU 板上，只在電源附近通過 0 歐的電阻與電源地相連。在設計接口板時要保證其數(shù)據(jù)線在空閑時為高阻狀態(tài)，否則必須加接隔離電路。 總線接口，輸入、輸 出 皆 為 5V TTL 電平， 芯片電平與此不符時，必須經(jīng)過電平轉換。 22 A1/IO9 23 A2/IO10 24 A3/IO11 25 A4 26 A5 27 A6 28 A7 29 A8 30 A9 31 A10 32 A11 33 A12 34 A13 35 A14 36 A15 37 CS0/IO12 片選信號線， CPU 板輸出，接口板輸入，低電平有效，設計 CPU 板時，不用的引腳要懸空。 38 CS1/IO13 39 CS2/IO14 40 CS3/IO15 10 編號 定義 備注 41 CS4 在分配地址空間時，每個片選信號的最小地址范圍應大于 256 個字節(jié)。在接口板上，所有用到的中斷信號線要用 5 選 1的開關（跳線）選擇。 56 T1out/C1in/CAP1 57 SPI_NSS0/BFSX0 SPI 片選信號 SPI 總線， 5V TTL 電平， CPU 功能引腳（主），在設計 CPU 板時，如果有SPI 總線，應優(yōu)先使用這一組，沒有用時要懸空。復用 MCBSP信號線。 2 +12V 3 AGND 模擬地，在 CPU 板上的電源接口附近通過 0 歐電阻與電源地相連 4 AGND 5 SPI_NSS1/BFSX1 SPI 片選信號 CPU 功能引腳（主），在 CPU 板上，當只有一路時要懸空。而且在系統(tǒng)中只允許與一路相連。 6 SPI_CLK1/BCLKX1 SPI 時鐘 7 SPI_MISO1/BDR1 主入從出 8 SPI_MOSI1/BDX1 主出從入 9 IIC_SCL IIC 時鐘 CPU 功能引腳。當 CPU 只有一路時，要懸空。 12 UARTTxD 13 保留 暫未定義 14 保留 15 ALE ALE 信號 16 BFSR0 MCBSP 信號線 17 BCLKR0 18 BFSR1 19 BCLKR1 20 IIS_LRCK/BFSX0 IIS 通道選擇時鐘 復用MCBSP信號線 IIS 接口， CPU 功能引腳。 21 IIS_SDI/BDR0 IIS 數(shù)據(jù)輸入 22 IIS_SDO/BDX0 IIS 數(shù)據(jù)輸出 23 IIS_SCLK/BCLKX0 IIS 時鐘 24 IIS_CDCLK IIS 編解碼時鐘 25 AGIO0 A 組 GIO， CPU 功能引腳或 CPU 板的擴展 IO。在 CPU 板上當不足時要優(yōu)先使用低編號信號線填充。 26 AGIO1 27 AGIO2 28 AGIO3 29 AGIO4 30 AGIO5 31 AGIO6 32 AGIO7 33 BGIO0 B 組 GIO， CPU 功能引腳或 CPU 板的擴展 IO。在接口板上，同 A 組。 42 PWMA1 43 PWMA2 44 PWMA3 45 PWMB0 CPU 的 PWM 功能輸出，在 CPU 板上，如果信號線不足，要用 A 組以標號由低到高填充。 在設計 CPU 板時，如果 CPU 的 PWM 是分組的，且某一組的 PWM 數(shù)目大于 4 個時，應將 A、 B 兩組 統(tǒng)一布置此組信號。接口板可使用。 60 AINA0 模 擬信號，在 CPU 上為輸入，設計時要優(yōu)先布置低編號的信號線，空閑信號線要用現(xiàn)有的信號線由低到高依次填充。 61 AINA1 62 AINA2 63 AINA3 64 AINB0 模擬信號，在 CPU 上為輸入，空閑時要用 A組信號線順序填充，在接口板上要做輸出時要通過4 選 1 開關（跳線）選擇，作輸入時可直接連接。 70 12V 13 表 4 PORT C 接口定義 編號 定義 備注 1 VREFout CPU 板參考電壓輸出 不用時要懸空。 4 AOUT1 CPU 模擬信號輸出 1 5 EAOUT0 接口板模擬信號輸出 0 由接口板擴展產(chǎn)生， CPU 板上不能占用，必須懸空。 6 EAOUT1 接口板模擬信號輸出 1 7 XPON 觸 摸屏 X 軸 P 在 CPU 板上，不用時要懸空。在接口板上。 8 YPON 觸摸屏 Y 軸 P 9 XMON 觸摸屏 X 軸 M 10 YMON 觸摸屏 Y 軸 M 11 R00/CAP2 液晶模擬電壓輸入 0 液晶模擬電壓輸入 1 液晶模擬電壓輸入 2 液晶模擬電壓輸出 3 CPU 的捕捉輸入，接口板輸出。 12 R01/CAP3 13 R02/CAP4 14 R03/CAP5 15 COM0/VM 液晶位輸出公共端 0 復用點陣屏的控制信號。當CPU 具有 TFT 和STN 兩種 LCD 控制器時，優(yōu)先使用TFT 類型的 LCD接口。 36 SEG17/SDCMD 37 SEG18/SD0 38 SEG19/SD1 39 SEG20/SD2 液晶段輸出 20 40 SEG21/SD3 液晶段輸出 21 14 表 5 JTAG 接口定義 注： JTAG 接口的電源（ VCC）要參考 CPU 芯片的技術手冊和 JTAG 電纜線的要求。 (2) IOUT1：模擬電流輸出端 1，當 DAC 寄存器中數(shù)據(jù) 全為 1 時，輸出電流最大，當 DAC寄存器中數(shù)據(jù) 全為 0 時，輸出電流為 0。 編號 ARM 定義 DSP 定義 CYGNAL 定義 1 VCC TMS VCC 2 GND nTRST GND 3 nTRST TDI GND 4 GND GND TCK 5 TDI VCC TMS 6 GND 空 TDO 7 TMS TDO TDI 8 GND GND 空 9 TCK TCK GND 10 GND GND 空 11 TDO TCK 12 nRESET GND 13 VCC EMU0 14 GND EMU1 15 (4) RFB：反饋電阻引出端， DAC0832 內(nèi)部已經(jīng)有反饋電阻，所以 RFB端可以直接接到外部運算放大器的輸出端，這樣相當于將一個反饋電阻接在運算放大器的輸出端和輸入端之間。 VREF端與 D/A 內(nèi)部T 形電阻網(wǎng)絡相連。 (7) AGND：模擬量地，即模擬電路接地端。 當 WR2 和 XFER 同時有效時， 8 位 DAC 寄存器端為高電平 “1”，此時 DAC 寄存器的輸出端 Q 跟隨輸入端 D 也就是輸入寄存器 Q 端的電平變化；反之，當端為低電平 “0”時，第一級 8 位輸入寄存器 Q 端的狀態(tài)則鎖存到第二級 8 位 DAC 寄存器中，以便第三級 8 位DAC 轉換器進行 D/A 轉換。 特殊情況下可采用雙緩沖輸入方式，即把兩個寄存器都分別接成受控方式 制作低頻信號 發(fā)生器有許多方案：主要有單緩沖方式，雙緩沖方式和直通方式。而 雙緩沖方式適用于在需要同時輸出幾路模擬信號的場合 ， 每一路模擬量輸出需一片 DAC0832 芯片，構成多個 DAC0832 同步輸出電路 ， 程序簡單化 ， 但是 電路線路連接比較復雜。 ② 工作原理 DAC0832 主要由 8 位輸入寄存器、 8 位 DAC 寄存器、 8 位 D/A 轉換器以及輸入控制電路四部分組成。原理框圖如圖 6 所示。LE2FERV1TUOI2TUOIR f bA G N DD G N DCCVD QD QD QD Q 8 位 輸入寄存器 8 ? D A C? ? ? 8 ? D A C轉換器? 3 3 D A C 0 8 3 2 ? ? ? ? ? ? ?當 L E = 0 時, 輸出數(shù)據(jù)被鎖存。 I o u t1I o u t2V f bD A C 0 8 3 2U1567B1098CR 2 = RR 1 = 2 RR 3 = 2 RRV o u t2V r e f = ( 數(shù)字碼 1 2 8 ) / 1 2 8+ 5 VV o u t 1I1I2 圖 7 D/A 轉換器雙極性輸出電路 圖 7 中，運算放大器 A2的作用是把運算放大器 A1的單向輸出電壓轉換成雙向輸出電壓。則D/A 轉換器的總輸出電壓為： VOUT2= [(R3/R2) VOUT1+(R3/R1)] VREF 設 R1=R3=2R R2=R，則 VOUT2= (2VOUT1+VREF) DAC0832 主要是用于波形的數(shù)據(jù)的傳送，是本 題 目電路中的主要芯片。他的內(nèi)部包含四組形式完全相同的運算放大器，除電源共用外，四組運放相互獨立。兩個信號輸入端中， “”為反相輸入端，表示運放輸出端 OUT 的信號與該輸入端的為相反； “+”為同相輸入端，表示運放輸出端 OUT的信號與輸入端的相位相同。 由于 LM324 四運放電路具有電源電壓范圍寬，靜態(tài)功耗小，可但電源使用，價格低廉等優(yōu)點，因此被廣泛應用在各種電路中。 (3)MC1403 工作原理 （ 管腳功能如圖 10 所示 ） 圖 10 MC1403 管腳圖 18 MC1403 是低壓基準芯片。 輸出電壓： +/25Mv 輸入電壓范圍： 輸出電流： 10Ma 因為輸出是固定的，所以電路很簡單。 Vout 一般用于 8 到 12bit 的 D/A 芯片的基準電壓。使其DAC0832 能夠正常工作。因為單片機技術比較成熟，開發(fā)過程可利用的資源和工具豐富，最大的優(yōu)點是價格便宜，成本低。在調試程序中，軟件仿真功能也很強，軟件調通，再通過編程器下載到 AT89S52 中，然后插到系統(tǒng)中即可獨立完成所有的控制。模塊主要有：主程序模塊、鋸齒波模塊、三角波模塊、正弦波模塊、方波模塊、延時子程序模塊等。 19 主程序流程圖 開 始K E Y 1 鍵 按 下 了嗎 ？K E Y 3 鍵 按 下 了嗎 ？K E Y 2 鍵 按 下 了嗎 ？K E Y 4 鍵 按 下 了嗎 ？輸 出 鋸 齒 波輸 出 三 角 波