【正文】 關(guān)是為了保持充電泵電流變化時(shí)的穩(wěn)定性 .精密的的環(huán)路帶寬要求保證相位噪聲和支線技術(shù)要求的滿足。 晶體管參數(shù) : 75,800 (MOS), 545 (BJT). 靜電放電警告 : ESD( 靜 電 放 電 )裝置敏感 .靜電電荷高達(dá) 4000V容易積累接通人 體和測試設(shè)備和雖沒有檢測但可以放電 .雖然這個(gè)產(chǎn)品特性 擁有 ESD保護(hù)電路 ,永 久性損傷可以發(fā)生接通設(shè)備但能經(jīng)受高能靜電的改變所以 ,特有的 ESD是交付避免 性能降低或損失功能。 對(duì)絕對(duì)最大額定值持續(xù)時(shí)間的適應(yīng)可影響裝置的可靠性。 C 最高溫度周期 40 sec 以上列表強(qiáng)調(diào)低于絕對(duì)最大額定 值 可能 導(dǎo) 致設(shè)備的 永久性損傷 。 C LFCSP θ JA熱阻抗（ Paddle Soldered） 176。 C to +125176。 C to +85176。 C. 表 2. Parameter Limit (B Version) Unit Test Conditions/Comments t1 10 ns min LE setup time t2 10 ns min DATA to CLOCK setup time t3 10 ns min DATA to CLOCK hold time t4 15 ns min CLOCK high duration t5 15 ns min CLOCK low duration t6 10 ns min CLOCK to LE setup time t7 15 ns min LE pulse width 圖 2 時(shí)序圖 絕對(duì)最大額定值 TA = 25176。 5%, AGND = DGND = GND = 0 V, RSET = kΩ , dBm referred to 50 Ω , TA = TMIN to TMAX .除 非另作說 明 工作溫度 (B方案 )∶ ?40176。 10%, VP1, VP2 = 5 V 177。 ５由測量５ kHz 用 60 kHz 環(huán)路帶寬來計(jì)算相位噪聲，增加差分放大器噪聲成分 ,如果環(huán)路帶寬減少。 fRF = 1850 MHz。 Loop BW = 40 kHz. 3 fREFIN = 13 MHz。 fstep = 200 kHz。 1 μ A max CIN，輸入電容 10 pF max 邏輯輸出 VOH,輸出為高態(tài)時(shí)的電壓 VDD – V min IOH = 500 μ A. VOl輸出為低態(tài)時(shí)的電壓 V max IOL = 500 μ A. 電源供給 AVDD DVDD AVDD VP1, VP2 ≤ VP1 ,VP2 ≤ V. VP3 , VP2 ≤ VP3 ≤ V. IDD (AVDD + DVDD + SDVDD) 27 mA max 22 mA typ. IDD (VP1 + VP2) 27 mA max 22 mA typ. IDD (VP3) 30 mA max 24 mA typ. IDD下電 10 μ A typ SW1, SW2, and SW3 RON (SW1 and SW2) 65 Ω typ RON SW3 90 Ω typ 噪聲特性 900 MHz Output2 –108 dBc/Hz typ 5 kHz offset and 26 MHz PFD frequency. 1800 MHz Output3 –102 dBc/Hz typ 5 kHz offset and 13 MHz PFD frequency. Phase Noise Floor4 –145 dBc/Hz typ 13 MHz PFD frequency. Phase Noise Figure of Merit5 –216 dBc/Hz typ VCO output with dither off. 1預(yù)定標(biāo)置的大小應(yīng)保證射頻輸入下降至某一頻率也 就是小于這個(gè)頻率的值。 C. 表 1. 參數(shù) B方案 單位 測試條件／注釋 RF特性 RF輸入功率頻率 4 （ RFIN） RF輸入靈敏度 –10/0 dBm min/max 最大容許的預(yù)定標(biāo)器輸出頻率 1 470 MHz max REFIN特性 REFIN輸入頻率 300 MHz max For f 120 MHz, set REF/2 bit = 1. REFIN邊緣轉(zhuǎn)換速率 350 V/μ s min REFIN輸入靈敏度 VDD V pp min/max V max ACcoupled. CMOSpatible. REFIN輸入電容 10 pF max REFIN輸入電流 177。 5%, AGND = DGND = GND = 0 V, RSET = kΩ , dBm referred to 50 Ω , TA = TMIN to TMAX 除非另作說明工 作溫度范圍(B 方案 ) ∶ 40176。 10%, VP1, VP2 = 5 V 177。這種設(shè)計(jì)降低了成本、復(fù)雜性、保護(hù)電路和特性在開關(guān)式 GSM PLL結(jié)構(gòu)中。如果合成器被用于外部環(huán)路濾波器和一壓控振蕩器 ,可用一完全相位鎖定環(huán)路（ PLL）。對(duì) N分頻器而言，Σ Δ 裝置的部分插入器允許可編程模數(shù)部分的 N分頻。它由一低 2 噪聲、數(shù)字相頻檢波器（ PFD）和一精密充電泵組成。 0 課 題名稱： ADF4193 芯片簡介及應(yīng)用電路設(shè)計(jì) 專業(yè)： 電氣 電子信息工程 班級(jí)： 學(xué)號(hào)： 姓名： 指導(dǎo)老師： 目 錄 1 技術(shù)要求……………………………………………………………………… 3 定時(shí)特征……………………………………………………………………… 6 絕對(duì)最大額定值……………………………………………………………… 6 引腳配置與函數(shù)描述………………………………………………………… 8 典型性能品質(zhì)特性曲線…………… ……………………………………… 10 概述………………………………………………………………………… 12 基準(zhǔn)輸入部分………………………………………………………… 12 射頻輸入級(jí)…………………………………………………………… 13 寄存器圖…………………………………………………………………… 17 FRAC／ INT 寄存器 (R0)……………………………………………… 18 MOD／ R寄存器 (R1)…………………………………………………… 19 相位寄存器 (R2)………………………………………… …………… 21 函數(shù)寄存器 (R3)……………………………………………………… 21 充電泵寄存器 (R4)…………………………………………………… 22 下電寄存器 (R5)……………………………………………………… 23 多路寄存器 (R6)……………………………………………………… 24 設(shè)計(jì)………………………………………………………………………… 24 工作例子……………………………………………………………… 25 分支機(jī)構(gòu)……………………………………………………………… 25 上電初始化…………………………………………………………… 26 改變鎖相環(huán)的頻率和相位檢查表…………………………………… 27 應(yīng)用………………………………………………………………………… 28 GSM 本 機(jī)振蕩器………………………………………………… …… 28 連接電路……………………………………………………………… 30 對(duì)集成電路芯片比例封裝組件 PCB 設(shè)計(jì)方針……………………… 31 外部 尺寸 …………………………………………………………… ……… 32 命令指 令……………………………………………………………… 32 摘要 : ADF4193頻率合成器可用于實(shí)現(xiàn)本機(jī)振蕩在上變頻和下變頻部分的無線電接收機(jī)和發(fā)射機(jī)。對(duì)基站而言 ,它的設(shè)計(jì)目的是為滿足 GSM/EDGE的松簧時(shí)間。對(duì)外部壓控振蕩器（ VCO）來說，還有一差分放大器轉(zhuǎn)換為差動(dòng)充電泵輸出單一終端電壓。另外，４位基準(zhǔn)（ R）計(jì)數(shù)器和芯片內(nèi)倍頻器允許基準(zhǔn)信號(hào)（ REFIN）頻 率在 PFD的輸入。交換結(jié)構(gòu)確保了鎖相環(huán)調(diào)整內(nèi)部時(shí)間間隙在保護(hù)期間，消除了對(duì)一次鎖相環(huán)和隔離開關(guān)的需要。 Abstract： The ADF4193 frequency synthesizer can be used to implement local oscillators in the up conversion and down conversion sections of wireless receivers and transmitters. Its architecture is specifically designed to meet the GSM/EDGE lock time requirements for base stations. It consists of a low noise, digital phase frequency detector (PFD), and a precision differential charge pump. There is also a differential amplifier to convert the differential charge pump output to a single ended voltage for the external voltage controlled oscillator (VCO). The Σ Δ based fractional interpolator, working with the N divider, allow programmable modulus fractionalN division. Additionally, the 4bit reference (R) counter and onchip frequency douber allows selectable reference signal (REFIN) frequencies at the PFD input. A plete phaselocked loop (PLL) can be implemented if the synthesizer is used with an external loop filter and a VCO. The switching architecture ensur