【正文】 DL、 VHDL 或 Altera 硬件描述語(yǔ) 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 8 頁(yè) 言（ AHDL）設(shè)計(jì)。編譯和仿真檢測(cè)無(wú)誤后，便可將下載信息通過(guò) QuartusII 提供的編程器下載入目標(biāo)器件中了。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。 S y n t h e s i s( 分 析 與 綜 合 )F i l t e r( 適 配 器 )A s s e m b l e r( 編 程 文 件 匯 編 )編 輯 器T i m i n g A n a l y z e r( 時(shí) 序 分 析 器 )設(shè) 計(jì) 輸 入 綜 合 或 編 譯 適 配 器 件 下 載仿 真 圖 QuartusII 設(shè)計(jì)流程 在設(shè)計(jì)輸入之后， QuartusII 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。圖 下排的流程框圖是與上面的 QuartusII設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的 EDA 開(kāi)發(fā)流程。在 Compiler Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或者打開(kāi)其它相關(guān)窗口。編譯器包括的功能模塊有分析 /綜合器、適配器、裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊、 EDA 網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。此外， QuartusII與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開(kāi)發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 技術(shù) [5]。 QuartusII 也可以利用第三方的綜合工具，如 FPGA Compiler II，并能直接調(diào)用這些系統(tǒng)劃分 編譯器 代碼級(jí)功能仿真 綜合器 適配前時(shí)序仿真 適配器 CPLD/FPGA 實(shí)現(xiàn) 適配后仿真模型 適配后時(shí)序仿真 適配報(bào)告 ASIC 實(shí)現(xiàn) VHDL 代碼或圖形方式輸入 仿真綜合庫(kù) 器件編程文件 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 7 頁(yè) 工具。 Altera 公司的 QuartusII 開(kāi)發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。 QuartusII 是 Altera 提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 最后將適配器產(chǎn)生的器件 編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。根據(jù)適配后的仿真模型 ， 可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。 （ 7）利用適配器將綜合 后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。 （ 6）利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。 （ 5）利用綜合器對(duì) VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門(mén)級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。這 一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。 （ 3）將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL文件。 （ 2）輸入 VHDL代碼，這是設(shè)計(jì)中最為普遍的輸入方式。 CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖 。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。譯碼顯示電路由 七 段譯碼器完成。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù) 碼管顯示。秒計(jì)數(shù)器滿 60后向分計(jì)數(shù)器進(jìn)位，分 計(jì)數(shù)器滿 60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照 “ 24翻 1” 規(guī)律計(jì)數(shù)。 電子時(shí)鐘系統(tǒng)結(jié)構(gòu)框圖如圖 所示。 同時(shí)標(biāo)準(zhǔn)的 1Hz時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定， 通常使用石英晶體振蕩器電路構(gòu)成電子時(shí) 鐘 [3]。通過(guò)以上比較，采用 FPGA 來(lái)實(shí)現(xiàn)電子時(shí)鐘功能 [2]。將電子時(shí)鐘分為六十進(jìn)制計(jì)數(shù)器和二十四進(jìn)制計(jì)數(shù)器兩個(gè)基本的功能模塊，然后將兩個(gè)六十進(jìn)制計(jì)數(shù)器和一個(gè)二十四進(jìn)制計(jì)數(shù)器相級(jí)聯(lián)，就構(gòu)成一個(gè)具有時(shí)、分、秒的電子時(shí)鐘 [1]。 方案二：采用專用的時(shí)鐘芯片實(shí)現(xiàn)，通過(guò)單片機(jī)讀取時(shí)鐘芯片的計(jì)時(shí)時(shí)間，在數(shù)碼管上顯示出來(lái)，就可以實(shí)現(xiàn)電子時(shí)鐘功能，典型的時(shí)鐘芯片有： DS1302， DS12887，X1203， PCF8583 等都可以實(shí)現(xiàn)電子時(shí)鐘功能。依次類(lèi)推，時(shí)鐘最大的顯示值為 23 小時(shí) 59 分 59 秒。 時(shí)鐘的基本顯示原理：時(shí)鐘開(kāi)始顯示為 0 時(shí) 0 分 0 秒，也就是數(shù)碼管顯示 000000，然后每秒秒 的個(gè)位 加 1， 到 9 后， 秒的十 位加 1，秒 的個(gè)位 回 0。 電子時(shí)鐘設(shè)計(jì)方案 電子 時(shí) 鐘的設(shè)計(jì)方法有多種，例如，可用中小規(guī)模集成電路組成電子鐘；也可以利用專用的電子鐘 芯片配以顯示電路及其所需要的外圍電路組成電子鐘；還可以利用單片機(jī)來(lái)實(shí)現(xiàn)電子鐘等等 。 為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。多功能數(shù)字鐘不 管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等 。數(shù)字化的鐘表給人們帶來(lái)了極大的方便。在這快速發(fā)展的年代，時(shí)間對(duì)人們來(lái)說(shuō)是越來(lái)越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來(lái)很大的損失。新 產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī)等 。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)新技術(shù)。 美國(guó) ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 2 頁(yè) MaxplusII(或最新的 QUARTUS)開(kāi)發(fā)環(huán)境，更具有高性能，開(kāi)發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開(kāi)發(fā)和設(shè)計(jì)。 同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。 課題相關(guān)技術(shù)的發(fā)展 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用， 有 著非常現(xiàn)實(shí)的意義。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。 ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化 （ Electronic Design Automation, EDA） 技術(shù) 。 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 1 頁(yè) 1 緒論 現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來(lái)越強(qiáng)，復(fù)雜程度越來(lái)越高，更新步伐越來(lái)越快。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開(kāi)發(fā)技術(shù)的發(fā)展。 本設(shè)計(jì)采用的 VHDL是一種全方位的硬件描述語(yǔ)言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門(mén)級(jí)三個(gè)不同層次的設(shè)計(jì)；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描 述， 覆蓋面廣、抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來(lái)越廣泛。而 FPGA是特殊的 ASIC芯片，與其他的 ASIC芯片相比，它具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測(cè)等優(yōu)點(diǎn)。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有 這些，都是以鐘表數(shù)字化為基礎(chǔ)的。 選題背景 本節(jié)將從 FPGA 嵌入式應(yīng)用開(kāi)發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過(guò)對(duì)該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于 FPGA 的芯片系統(tǒng)與設(shè)計(jì) —— 數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)的必要性。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷巩a(chǎn)品的性能提高，體積縮小，功耗降低 。 EDA 技 術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門(mén)新技術(shù)。 EDA 技術(shù) 以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡(jiǎn)，邏輯 分割，邏輯映射，編程下載等工作。 本設(shè)計(jì)利用 VHDL 硬件描述語(yǔ)言結(jié)合可編程邏輯器件進(jìn)行的，并通過(guò)數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。 利用可編程邏輯器件具有其他方式?jīng)]有的特點(diǎn)，它具有易學(xué)，方便，新穎，有趣，直觀，設(shè)計(jì)與實(shí)驗(yàn)項(xiàng)目成功率高，理論與實(shí)踐結(jié)合緊密，體積小，容量大， I∕ O 口豐富，易編程和加密等特點(diǎn)，并且它還具有開(kāi)放的界面，豐富的設(shè)計(jì)庫(kù)，模塊化的工具以及 LPM 定制等優(yōu)良性能，應(yīng)用非常方便。 課題研究的必要性 現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代?？梢院敛豢鋸埖恼f(shuō)，電子技術(shù)的應(yīng)用無(wú)處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。因此我們需要一個(gè)定時(shí)系統(tǒng)來(lái)提醒這些忙碌的人。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們 的需求。 課題研究的內(nèi)容 本設(shè)計(jì)主要研究基于 FPGA 的電子時(shí)鐘 ，要求顯示 時(shí)、分、秒 ， 以 24 小時(shí)循環(huán)計(jì)數(shù) 。 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 3 頁(yè) 2 電子時(shí)鐘的設(shè)計(jì)方案 電子時(shí)鐘設(shè)計(jì)要求 （ 1） 采用 24 小時(shí)制式，用 6 個(gè)數(shù)碼管進(jìn)行“時(shí)”、“分”、“秒”的顯示； （ 2） 具有復(fù)位 功能。 方案一：運(yùn) 用單片機(jī)內(nèi)部的定時(shí) ∕ 計(jì)數(shù)器來(lái)實(shí)現(xiàn)電子時(shí)鐘的方法， 該方案 設(shè)計(jì)由單片機(jī) AT89S51 芯片和 LED 數(shù)碼管為核心，輔以必要的電路，構(gòu)成了一個(gè)單片機(jī)電子時(shí)鐘。 秒的十 位到 5 后，即59 秒 ， 分鐘加 1， 秒的十 位回 0。這里只要確定了 1 秒的定時(shí)時(shí)間， 其它位均以此為基準(zhǔn)往上累加。 方案三：采用 FPGA 來(lái)實(shí)現(xiàn)電子時(shí)鐘功能，運(yùn)用 VHDL 語(yǔ)言來(lái)描述電子時(shí)鐘的各個(gè)功能模塊。 比較方案一、方案二和 方案三：方案一是用軟件實(shí)現(xiàn)，即用單片機(jī)內(nèi)部的可編程定時(shí) ∕ 計(jì)數(shù)器來(lái)實(shí)現(xiàn)，但誤差很大，主要用在對(duì)時(shí)間精度要求不高的場(chǎng)合；方案二是用專門(mén)的時(shí)鐘芯片實(shí)現(xiàn)，在對(duì)時(shí)間精度要求很高的情況下，通常采用這種方法，但該方案還具備日歷功能，造成功能上的浪費(fèi)；方案三是采用 FPGA 實(shí)現(xiàn)，運(yùn)用 VHDL 語(yǔ)言描述， 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 4 頁(yè) 設(shè)計(jì)方法簡(jiǎn)單，而且運(yùn)用有源晶振作為系統(tǒng)的時(shí)鐘源，通過(guò)分頻得到 1Hz 的信號(hào)，計(jì)時(shí)精度很高，不