多核處理器創(chuàng)新型多核處理器的發(fā)展-展示頁
2024-09-28 08:58本頁面
【正文】 的先驅(qū)，除克服布線延遲外，用活 tile 結(jié)構(gòu)豐富的硬件資源，充分利用處理器有限的管腿也是 raw 追求的目標(biāo)。此時(shí)，應(yīng)用程序要用 c 或 fortran 等高級語言描述，并用獨(dú)特的編譯器 第 3 頁 共 10 頁 生成 tile 處理器專用的目標(biāo)代碼。然而， tile 結(jié)構(gòu)面臨的最大挑戰(zhàn)是，作為通用處理器它必須能高效地處理各種應(yīng)用。這種tile 結(jié)構(gòu)大多采用在增加 tile 單元數(shù)時(shí)，不降低工作頻率的就近連接網(wǎng)絡(luò)。多核處理器盡量沿用了傳統(tǒng)處理器設(shè)計(jì)技術(shù)，只是對高速緩存和互連網(wǎng)絡(luò)進(jìn)行了優(yōu)化以謀求更高的性能。 tile 結(jié)構(gòu)與超標(biāo)量處理器最大的不同就在于， tile 處理器是由多個(gè)采用相同設(shè)計(jì)的功能塊按一定規(guī)則排列構(gòu)成的，其功能部件主要有計(jì)算單元、 tile 間連接布線和路由器等。這種方式由于受到小尺寸 第 2 頁 共 10 頁 功能塊的制約，可以大大減輕在 tile 內(nèi)部產(chǎn)生的布線延遲問題。 目前，一些新型 cmp 結(jié)構(gòu)初露端倪，它們依賴于開發(fā)指令級并行性以外的其他更粗粒度的并行性，如數(shù)據(jù)級并行性和線程級并行性，以實(shí)現(xiàn)更高性能和應(yīng)用效能。為此，在考慮未來 5～ 10 年的處理器設(shè)計(jì)時(shí)，必須從結(jié)構(gòu)設(shè)計(jì)頂層就充分考慮布線延遲問題 。特別當(dāng)未來采用 35 納米以下設(shè)計(jì)技術(shù)時(shí)，在一個(gè)時(shí)鐘周期內(nèi)信號所能傳輸?shù)姆秶鷥H為芯片面積的 1％。 僅靠擴(kuò)充目前占主流的超標(biāo)量和 vliw 技術(shù)，要實(shí)現(xiàn)新一代處理器是十分困難的，其中一個(gè)主要原因是布線延遲問題。 第 1 頁 共 10 頁 多核處理器創(chuàng)新型多核處理器的發(fā)展 布線延遲將影響目前主流商用超標(biāo)量和 vliw 技術(shù)的長遠(yuǎn)發(fā)展。目前，一些新型多核處理器結(jié)構(gòu)初露端倪，它們依賴于開發(fā)指令級并行性以外的其他更粗粒度的并行性，如數(shù)據(jù)級并行性和線程級并行性，以實(shí)現(xiàn)更高性能和應(yīng)用效能。隨著芯片制造技術(shù)的發(fā)展，一個(gè)時(shí)鐘周期中信號在芯片內(nèi)所能傳輸?shù)姆秶絹碓叫?。在采用傳統(tǒng)架構(gòu)的處理器中，為使信號傳遍芯片的各個(gè)角落往往需要很大的延遲，在進(jìn)行距離最遠(yuǎn)的兩點(diǎn)間通信時(shí)，會(huì)產(chǎn)生數(shù)十個(gè)周期的延遲，因而引起性能的急劇下降。這要求體系結(jié)構(gòu)和微體系結(jié)構(gòu)進(jìn)行根本的變革。 tile 結(jié)構(gòu)處理器 我們把無布線延遲問題的小尺寸功能塊，按一定規(guī)則排列構(gòu)成高速處理器的方式稱為 tile 結(jié)構(gòu)。此外，由于信息傳輸僅在物理位置相距很近的幾個(gè) tile 間進(jìn)行，因而也使 tile 間的通信延遲得以緩解。它與采用總線或環(huán)網(wǎng)連接的多核處理器有許多共同點(diǎn)，然而其設(shè)計(jì)思想?yún)s有很大差別。而 tile處理器為了克服布線延遲，在傳統(tǒng)處理器從未采用過的 tile 內(nèi)部結(jié)構(gòu)上下足了工夫，即在芯片上配置多個(gè)結(jié)構(gòu)完全相同的 tile單元，以提高設(shè)計(jì)的可重用性，減輕驗(yàn)證等作業(yè) 的負(fù)擔(dān)。
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