【正文】 ARF_ADDER IS BEGIN PROCESS(A,B) BEGIN SO=A XOR B。 SO,CO: OUT STD_LOGIC )。 USE 。下面是半加器的 VHDL 數(shù)據(jù)流描述。 END ARCHITECTURE RTL。 U2:H_ADDER PORT MAP(A=S2,B=CIN,SO=SUM,CO=S3)。 SIGNAL S1,S2,S3:STD_LOGIC。 C:OUT STD_LOGIC)。 END COMPONENT H_ADDER。 ARCHITECTURE RTL OF F_ADDER IS COMPONENT H_ADDER IS PORT(A,B:IN STD_LOGIC。 SUM,COUT: OUT STD_LOGIC )。 USE 。 結(jié)構(gòu)描述方式 行為描述方式是描述輸入與輸出的行為，不涉及具體電路的結(jié)構(gòu)，大多數(shù)情況是用數(shù)學(xué)建模的手段描述設(shè)計實體，下面 VHDL 程序反映了全加器的結(jié)構(gòu)描述。 結(jié)構(gòu)體有三種描述方法： STRUCTURAL（結(jié)構(gòu)描述方式）， DATAFLOW（數(shù)據(jù)流描述方式）和 BEHAVIOR（行為描述方式）。 END PROCESS。EVENT) THEN DATA_OUT=DATA_IN(7 DOWNTO 0)。139。 用 VHDL 源代碼描述 REG8 的結(jié)構(gòu)體。 圖 8 位寄存器 結(jié)構(gòu)體 結(jié)構(gòu)體定義了硬件設(shè)計的輸入端口和輸出端口之間的映射關(guān)系，用來說明相應(yīng)的硬件的行為。 DATA_OUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。其源代碼如下： ENTITY REG8 IS PORT( DATA_IN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。實體是設(shè)計實體的表層設(shè)計單元，實體說明部分規(guī)定了設(shè)計單元的輸入輸出接口信號或引腳，它是設(shè)計實體對外的一個通信界面。 VHDL 設(shè)計單元模型 VHDL 設(shè)計可由 4個分立的設(shè)計單元組成，這 4 個可編輯的源設(shè)計單元分別是：實體（ ENTITY）、結(jié)構(gòu)體（ ARCHITECTURE）、配置（ CONFIGURATION）和程序包（ PACKAGE），下面就實體和結(jié)構(gòu)體加以說明。 基于 VHDL 的快速信號處理器實現(xiàn) 6 （ 5）時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。 （ 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言描述的電路轉(zhuǎn)換成實際可以執(zhí)行的電路。 VHDL 文件保存為 .vhd， Verilog文件保存為 .v。 （ 4） VHDL 語言標準、規(guī)范，易于共享和復(fù)用。 （ 2） VHDL 具有更強的系統(tǒng)硬件描述能力，具有多層次描述系統(tǒng)硬件功能的能力，其描述對象可從系統(tǒng)的數(shù)學(xué)模型直到門級電路。 VHDL 語言支持 top_down 與down_top 設(shè)計方法，還支持同步電路、異步電路及隨機電路設(shè)計。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點。 VHDL 的程序結(jié)構(gòu)特點是將一項設(shè)計實體（可以是一個元件、一個電路模塊或一個系統(tǒng)）分成外部和內(nèi)部兩個基本部分，其中外部為可見部分，即系統(tǒng)的端口，而內(nèi)部則是不可視部分，即設(shè)計實體的邏輯部分。 VHDL 的優(yōu)點 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 基于 VHDL 的快速信號處理器實現(xiàn) 5 VHDL 語言在大規(guī)模數(shù)字系統(tǒng)的設(shè)計中，是主要的硬件描述語言，它將成為數(shù)字系統(tǒng)設(shè)計領(lǐng)域中所有技 術(shù)人員必須掌握的一種語言。強大的行為描述能力是從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 1993 年， IEEE對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL。 VHDL 語言簡介 超高速集成電路硬件描述語言 (VHDL， VeryHighSpeed Integrated Circuit Hardware Description Language)，誕生于 1982 年， 1987 年底 VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言。 硬件描述語言 HDL 具有 20多年歷史， 20世紀 80 年代后期， VHDL 和 Verilog HDL 語言適合時代發(fā)展的要求，先后成為 IEEE 標準。然后利用 EDA 工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。常用的硬件描述語言有 VHDL和 Verilog。 FPGA 解決了電子系統(tǒng)小型化、低功耗、高可靠性等問題，且開發(fā)周期短、芯片價格低，使得 FPGA 占有越來越多的市場。 目前 芯片朝著高密度、低壓、低功耗方向 發(fā)展 ： 在 SOC 芯片上可以將微處理器、數(shù)字信號處理器、存儲器、邏輯電路、模擬電路集成在一個芯片上 從而 形成一個完整的系統(tǒng) 。 FPGA 可實現(xiàn)片上系統(tǒng)縮小產(chǎn)品體積，提高產(chǎn)品可靠性 。用 FPGA 設(shè)計數(shù)字電路可以簡化系統(tǒng)設(shè)計，提高系統(tǒng)的穩(wěn)定性。通過編程可以把一基于 VHDL 的快速信號處理器實現(xiàn) 3 個通用的 FPGA 芯片配置成用戶需要的數(shù)字電路 系統(tǒng) ，加快電子產(chǎn)品的研發(fā)周期，降低成本，縮短產(chǎn)品上市時間。 FPGA 結(jié)構(gòu)及工作原理 可編程邏輯陣列器件 由用戶編程實現(xiàn) 數(shù)字集成電路， 與 ASIC 相比，可編程邏輯陣列器件具有設(shè)計周期短， 硬件升級容易 的優(yōu)點。在不同應(yīng)用場合，需要不同性能要求的 FFT 處理器，特別是隨著 OFDM（ 正交頻分復(fù)用 ） 技術(shù)的出現(xiàn)， FFT 作為 OFDM 系統(tǒng)中調(diào)制解調(diào)的關(guān)鍵 。 另一類是將 DFT 轉(zhuǎn)變?yōu)榫矸e，利用計算卷積的方法計算 。 DFT 有很多快速算法，大致可分為 兩類。一路模擬電話的頻帶為 4KHz 帶寬，一路數(shù)字電話約占 64KHz，這是模擬通信目前仍有生命力的主要原因，但隨著寬頻帶信道（如光纜）的大量使用，帶寬已經(jīng)不是大問題了。數(shù)字通信采用時分多路復(fù)用，不需要體積較大的濾波器，設(shè)備中大部分是數(shù)字電路，可用大規(guī)模和超大規(guī)模集成電路實現(xiàn)，因此體積小、功耗低。數(shù)字信號形式和計算機所用信號一致，都是二進制代碼，因此便于與計算機聯(lián)網(wǎng)，也便于用計算機對數(shù)字信號進行存儲、處理和交換，可使通信網(wǎng)的管 理、維護實現(xiàn)自動化、智能化。信息傳輸?shù)陌踩院捅Ｃ苄栽絹碓街匾?，?shù)字信號通信加密處理比模擬信號通信容易得多。 在模擬通信中，為了提高信噪比，需要在信號傳輸過程中及時對誤差的信號進行放大，信號在傳輸過程中不可避免地對疊加上的噪聲也被同時放大，使得信號在傳輸?shù)倪^程中質(zhì)量變得很差。 圖 數(shù)字信號處理系統(tǒng)的簡單方框圖 數(shù)字信號與模擬信號的比較： 時間和幅度上都是連續(xù)的信號稱為模擬信號，時間和幅度上都是離 散的信號稱為數(shù)字信號。為解決頻率混疊現(xiàn)象，對模擬信號采樣前，用低通濾波器濾除高于 1/2 采樣頻率的成份。對模擬信號進行采樣時遵循奈奎斯特采樣定律，采樣頻率 f2 至少應(yīng)大于或等于 2 倍分析信號的最高頻率 f1，即 f2≥f1；否則可能出來因采樣頻率不夠高，模擬信號的高頻信號折疊到低頻段出現(xiàn)“混疊現(xiàn)象”。 VHDL language 基于 VHDL 的快速信號處理器實現(xiàn) III 目 錄 1 緒 論 .......................................................... 1 數(shù)字信號處理 簡介 ............................................. 1 FFT算法簡介 ................................................. 2 FPGA 結(jié)構(gòu)及工作原理 .......................................... 2 1 硬件描述語言及 QuartusⅡ平臺 ................................... 4 HDL概述 ..................................................... 4 VHDL 語言簡介 ................................................ 4 VHDL 的優(yōu)點 .................................................. 5 VHDL 基本設(shè)計流程 ............................................ 5 VHDL 設(shè)計單元模型 ............................................ 6 VHDL 語言開發(fā)環(huán)境 QuartusⅡ 介紹 ............................... 9 3 數(shù)字信號處理的理論基礎(chǔ) ........................................ 11 傅里葉變換的幾種形式 ........................................ 11 離散傅里葉變換算法 .......................................... 12 FFT算法基本思想 ............................................ 13 按時間抽取基 2 FFT 算法（庫利 圖基算法） .................... 14 4 用 FPGA 實現(xiàn)數(shù)字信號處理的算法 ................................. 18 數(shù)字信號處理實現(xiàn)方法 ........................................ 18 FFT算法在 FPGA 中的實現(xiàn) ..................................... 19 數(shù) 據(jù)存儲單元 RAM 的實現(xiàn) .................................... 19 旋轉(zhuǎn)因子存儲器 ROM的實現(xiàn) .................................. 20 8位加法器設(shè)計 ............................................ 20 8位乘法器設(shè)計 ............................................ 22 地址產(chǎn)生單元 .............................................. 23 控制 單元 設(shè)計 .............................................. 24 基于 VHDL 的快速信號處理器實現(xiàn) IV 總結(jié) ....................................................... 23 致謝 ............................................................ 26 參考文獻 ........................................................ 27 附錄 ............................................................ 28 基于 VHDL 的快速信號處理器實現(xiàn) 1 1 緒 論 數(shù)字信號處理簡介 數(shù)字信號處理 (digital signal processing ,DSP)是從 20 世紀 60 年代隨著信息科學(xué)和計算機科學(xué)的快速發(fā)展而形成的一門新興學(xué)科，它 把信號用數(shù)字或符號表示成序列，通過計算機或通用 (專用 )信號處理設(shè)備，用數(shù)字的數(shù)值計算方法處理 (如濾波、變換、壓縮、增強、估計、識別等 ),達到提取有用信息的目的，并且在許多應(yīng)用領(lǐng)域逐步代替的模擬信號處理系統(tǒng)。 FPGA。s possible to realize digital signal processing by hardware. FPGA use lookup table(LUT) structure,with a static random access memory SRAM constitutes a logic function generator,the using of FPGA technology can improve the using of highquality ponents to reduce design risk,reduce capital investment,shorten the development cycle, and the ability to parallel processing of data, easy to implement pipeline easy to upgrade and improve design flexibility,coupled with the VHDL description o