數(shù)字集成電路第7章-動(dòng)態(tài)cmos邏輯電路-展示頁(yè)
2025-08-14 07:19本頁(yè)面
【正文】 ? 時(shí)鐘同步 CMOS電路 靜態(tài)電路 vs. 動(dòng)態(tài)電路 動(dòng)態(tài)電路 是指電路中的一個(gè)或多個(gè)節(jié)點(diǎn)的 值是由存儲(chǔ)在 電容 上的電荷來決定的 ； 靜態(tài)電路 是指電路的所有節(jié)點(diǎn)都有到地或 到電源的 電阻 通路 ； 靜態(tài)邏輯 vs. 動(dòng)態(tài)邏輯 ? 靜態(tài)邏輯 穩(wěn)定的輸入信號(hào)使 MOS管保持在導(dǎo)通或截止?fàn)顟B(tài)，維持穩(wěn)定的輸出狀態(tài)， 信號(hào)可長(zhǎng)期保持 ； ?動(dòng)態(tài)邏輯 即使撤掉輸入信號(hào)，輸出狀態(tài)在一定時(shí)間 內(nèi)仍可保持，但最終 不能長(zhǎng)期保持 。 撤掉輸入信號(hào)，則輸出信號(hào)不存在。 也是 只用一個(gè) NMOS(或 PMOS)邏輯塊實(shí)現(xiàn)邏輯 功能 ，而把 另一邏輯塊用單個(gè) PMOS(或 NMOS)管代 替 。 預(yù)充 ─求值的動(dòng)態(tài) CMOS電路 預(yù)充 ?求值動(dòng)態(tài)電路的基本構(gòu)成 把靜態(tài) CMOS邏輯直接轉(zhuǎn)換為類 NMOS邏輯，再把類 NMOS電路中的常通 PMOS負(fù)載器件改換為由一時(shí)鐘信控制的 PMOS負(fù)載管 。 NM(c) 預(yù)充 求值動(dòng)態(tài)電路 (b) 類 NMOS電路 Pulldown Network A B (a) CMOS靜態(tài)電路 求值晶體管 如不加該求值晶體管，則當(dāng)時(shí)鐘控制的PMOS器件在對(duì)輸出充電的過程中，可能會(huì)在上拉路徑和下拉 路徑之間產(chǎn)生競(jìng)爭(zhēng)。 預(yù)充 —求值動(dòng)態(tài)電路的一般結(jié)構(gòu) （富 NMOS/富 PMOS 電路） 預(yù)充 —求值動(dòng)態(tài)電路的一般結(jié)構(gòu) （富 NMOS電路） Out Φ Φ A B C Mp MN on off 1 off on (AB+C) In1 In2 PDN In3 MN Mp Φ Φ Out CL 預(yù)充 –求值動(dòng)態(tài)門的一般結(jié)構(gòu) 預(yù)充 –求值 AOI動(dòng)態(tài)門 預(yù)充 求值的動(dòng)態(tài) CMOS與非門 預(yù)充 —求值電路中的電荷分享問題 對(duì)于預(yù)充 求值的動(dòng)態(tài)電路，若輸入信號(hào)在求值階段變化，可能會(huì)引起電荷分享問題，使輸出信號(hào)受到破壞 。 為了避免預(yù)充 求值動(dòng)態(tài)電路在預(yù)充期間不真實(shí)輸出影響下一級(jí)電路的邏輯操作，富 NMOS與富 NMOS電路不能直接級(jí)聯(lián)，而是采取富 NMOS和富 PMOS交替級(jí)聯(lián)的方法，或者采用靜態(tài)反相器隔離，即采用多米諾電路。時(shí)鐘信號(hào)的最高頻率由電路的充、放電時(shí)間限制；時(shí)鐘信號(hào)的最低頻率受存儲(chǔ)電荷保持時(shí)間限制。 如果時(shí)鐘占空比為 1： 1，則半周期時(shí)間由充放電時(shí)間中較長(zhǎng)的一個(gè)限制。如果允許高電平下降 20%，則由此可以限定輸出最長(zhǎng)保持時(shí)間。但是會(huì)由于時(shí)鐘信號(hào)延遲引起 各個(gè)部分工作的不同步 。因此，對(duì)時(shí)鐘信號(hào)線要精心設(shè)計(jì) 。為提高驅(qū)動(dòng)能力，并避免由于負(fù)載不均勻引起到達(dá)各個(gè)電路的時(shí)鐘延遲不一致，時(shí)鐘信號(hào)必須經(jīng)過多級(jí)反相器構(gòu)成的緩沖器，而且采用 樹狀結(jié)構(gòu) 。片內(nèi)時(shí)鐘發(fā)生器用 環(huán)形振蕩器電路 來實(shí)現(xiàn)。由于經(jīng)過反相器輸出，提高了輸出驅(qū)動(dòng)能力，也解決了富 NMOS與富 NMOS動(dòng)態(tài)電路不能直接級(jí)聯(lián)的問題。 若兩個(gè)信號(hào)不全為高，則輸出保持為低電平
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