【正文】 任務(wù)書 電氣與電子工程 學(xué)　　院　　 電子信息工程 專　　業(yè) 2012 1 　班 一、課程設(shè)計(論文)題目　 電子密碼鎖二 二、課程設(shè)計(論文)工作自 2015 年 1 月 5 日起至 2015 年 1 月 16 日止。三、課程設(shè)計(論文) 地點: 電子測控實驗室 四、課程設(shè)計(論文)內(nèi)容要求：課程設(shè)計任務(wù)：，每次上鎖之前要先按上鎖鍵，然后自設(shè)密碼（3位），開鎖時要先按開鎖鍵，然后輸入上鎖時設(shè)定的密碼開鎖；；； 2）課程設(shè)計論文編寫要求（1）課程設(shè)計任務(wù)及要求（2）總體電路設(shè)計（3）模塊設(shè)計給出各個模塊的詳細(xì)設(shè)計思路（4）管腳綁定列表或截圖給出管腳綁定情況（5）仿真及FPGA開發(fā)板調(diào)試給出運行仿真波形截圖，分析運行結(jié)果。（7）參考文獻(xiàn)（必須按標(biāo)準(zhǔn)格式列出，可參考教材后面的參考文獻(xiàn)格式）（8）報告按規(guī)定排版打印，要求裝訂平整，否則要求返工；（9）課設(shè)報告的裝訂順序如下：封面任務(wù)書中文摘要目錄正文附錄(代碼及相關(guān)圖片)（10）嚴(yán)禁抄襲，如有發(fā)現(xiàn)，按不及格處理。4）課程設(shè)計進(jìn)度安排進(jìn)度安排：本設(shè)計持續(xù)10天，其中最后一天為答辯時間。學(xué)生簽名：2015 年 1 月 5 日課程設(shè)計(論文)評審意見（1）學(xué)習(xí)態(tài)度（10分）：優(yōu)（　）、良（　）、中（　）、一般（?。?、差（?。?（2）系統(tǒng)設(shè)計（20分）：優(yōu)（ ）、良（?。⒅校ā。?、一般（?。?、差（?。?（3）代碼調(diào)試（20分）：優(yōu)（?。?、良（　）、中（?。⒁话悖ā。?、差（?。?；（4）回答問題（20分）：優(yōu)（?。⒘迹ā。?、中（　）、一般（?。?、差（　）；（5）論文撰寫（30分）：優(yōu)（　）、良（?。?、中（　）、一般（　）、差（?。?評閱人： 　　　 職稱： 2015 年 1 月 17 日1 中文摘要 作為最方便最經(jīng)濟(jì)的，當(dāng)屬應(yīng)用編程方法實現(xiàn)電子密碼鎖。利用所學(xué)到的知識VHDL,在這我將設(shè)計一個具有較低成本的電子密碼鎖，本課設(shè)報告講述了我整個設(shè)計過程及收獲。由于電路板所提供的開關(guān)個數(shù)只有八個，所以上鎖用去三個，開鎖用去三個，剩下兩個用作使能端剛好用完，所以所有密碼組合情況只有八種情況，如果開關(guān)個數(shù)能再多點，則可以設(shè)計密碼更復(fù)雜的電子密碼鎖，但基本原理都是一樣的，所以在此僅以三位的密碼為例進(jìn)行設(shè)計。電子密碼鎖二 ，每次上鎖之前要先按上鎖鍵，然后自設(shè)密碼（3位），開鎖時要先按開鎖鍵，然后輸入上鎖時設(shè)定的密碼開鎖 總體電路設(shè)計 本次電子密碼鎖的設(shè)計，開始時在與幾個同學(xué)的討論中和自己的綜合考慮下，前前后后嘗試著應(yīng)用了多種方法，各個模塊都嘗試過，可謂是一波三折，比如在上鎖模塊最先是想調(diào)用數(shù)據(jù)存儲器RAM或者ROM的，但是一來本次課設(shè)所要存儲的數(shù)據(jù)很少，有點大材小用的感覺，二來它們還要編寫初始文件（），感覺都不是太理想，當(dāng)然也嘗試過幾次，中間出了很多問題：初始文件不會寫，時序分析比較發(fā)雜等等，后來又和同學(xué)討論試圖用電平觸發(fā)型的寄存器，但不知怎么的在時序分析時控制它的輸出總是會出現(xiàn)延遲，本來是在使能端enable=“10”時把輸入付給輸出，但它總在enable變化至下一個狀態(tài)時才輸出，這個問題詢問了老師同學(xué)都沒有解決，后來換成D觸發(fā)器，所以這個問題現(xiàn)在也沒搞懂。另外在比較模塊，本來很簡單的邏輯卻在與同學(xué)的討論中想復(fù)雜了，要用狀態(tài)機(jī)，也嘗試過很多次，出現(xiàn)了好多莫名其妙的問題，程序之類的都沒錯，可是編譯時卻總是報錯，后來又與同學(xué)討論，終于用最簡單的邏輯解決了。（1）.D觸發(fā)器的VHDL描述 如上所述，D觸發(fā)器只有在時鐘上升沿到來時，并且使能端允許上升沿有效時，把輸入付給輸出，而且是把上升沿到來的前一個時刻的輸入付給輸出，假如不在時鐘上升沿或者使能端不允許上升沿有效，則后來的輸入不能付給輸出，換句話說，輸出不再隨輸入的變化而變化，從而達(dá)到數(shù)據(jù)存儲的目的，當(dāng)然這樣的存儲是要在不斷電的情況下才能存儲。 End if。上述語句便是一個D觸發(fā)器的VHDL描述，用不完整的if語句if....end if實現(xiàn)，注意到該語句只提到在滿足上升沿并且上升沿有效時把輸入din付給輸出dout，并沒說在其他情況下輸入和輸出間的關(guān)系，VHDL規(guī)定其他情況是保持狀態(tài)，即在滿足前述條件時原來輸入給輸出的是‘1’，則在不滿足時輸出就是‘1’，原來輸入給輸出的是‘0’，則在不滿足時輸出就是‘0’；正是由于這個規(guī)定，使D觸發(fā)器具有了數(shù)據(jù)存儲的功能。本模塊例化的電路圖和時序圖如下 圖31上鎖模塊的原理圖 圖32上鎖模塊的時序圖 本模塊還有一點值得注意的是，鑒于對滿足課設(shè)要求和對所有模塊的控制，采用了語句 Enable=shangsuoamp。即把兩個使能端shangsuo和kaisuo并置起來付給enable，假如shangsuo和kaisuo分別為‘1’和‘0’，則enable就是“10”；以此類推。如時序圖所示，只有在shangsuo=’1’并且kaisuo=’0’時即e