vhdl流水線加法器-展示頁
2024-08-10 04:17本頁面
【正文】 architecture depict of adder issignal reg1: std_logic_vector(7 downto 0)。 c : out std_logic)。 a,b : in std_logic_vector(3 downto 0)。use 。use 。END behavior。END dc38。ENTITY dc38 ISPORT( sel : in std_logic_vector(2 downto 0)。USE 。可編程實驗報告實驗報告要求：任務的簡單描述畫出電路圖寫出源代碼仿真結(jié)果分析和討論38譯碼器源代碼：LIBRARY ieee。USE 。USE 。 y : out std_logic_vector(7 downto 0))。ARCHITECTURE behavior OF dc38 ISBEGIN y = 11111110 WHEN sel = 000 else 11111101 WHEN sel = 001 else 11111011 WHEN sel = 010 else 11110111 WHEN sel = 011 else 11101111 WHEN sel = 100 else 11011111 WHEN sel = 101 else 10111111 WHEN sel = 110 else 01111111 WHEN sel = 111 else ZZZZZZZZ。仿真結(jié)果：一位全加器 A B CI S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1四級流水加法器一位全加器 第 一 級 鎖 存 器 第 三 級 鎖 存 器 一位全加器第 二 級 鎖 存 器一位全加器 第 四 級 鎖 存 器一位全加器library ieee。use 。entity adder is port( clk,rst : in std_logic。 sum : out std_logic_vector(3 downto 0)。end entity adder。signal reg2: std_logic_vector(6 downto 0)。begin bit0:process(clk,rst) begin if(rst=39。) then reg1=00000000。 reg1(1)= a(0) and b(0)。 reg1(3)= b(1)。 reg1(5)= b(2)
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鄂ICP備17016276號-1