數(shù)字電壓表的verilog程序-展示頁
2025-08-02 07:51本頁面
【正文】 )c_st=s0。 ends2:begin cs=0。mark=1。c_st=s0。temp=0。mark=0。endalways(posedge clk_r or negedge reset)begin if (!reset) c_st=s0。clk_r=~clk_r。always(posedge clk)begin if (count_clk119) count_clk=count_clk+1。 // 的計(jì)數(shù)assign adc_clk=adc_clk_r。reg [2:0]c_st。 //標(biāo)識(shí)八位數(shù)據(jù)接收完 reg [3:0]t。reg mark。reg adc_clk_r。reg [7:0]data_out_r。reg cs。output cs,adc_clk。//*********************************************************//** TLC549控制程序//*********************************************************module TLC549(clk,reset,sdata,cs,adc_clk,data_out)。input clk,reset,sdata。output [7:0]data_out。reg [7:0]data_out。reg [7:0]count_clk。reg clk_r。 //標(biāo)識(shí)八位數(shù)據(jù)reg flag 。//標(biāo)識(shí)八位數(shù)的個(gè)數(shù)parameter s0=0,s1=1,s2=2。reg[5:0] temp。//assign adc_clk_r=~clk_r。 else begin count_clk=0。end endalways(posedge clk)begin adc_clk_r=~clk_r。 else case (c_st)s0:begin cs=1。 if (temp==3) begin c_st=s1。end else begin temp=temp+1。end ends1:begin cs=0。 c_st=s2。mark=1。else c_st=s2。endcaseendalways(posedge adc_clk_r)begin if(mark==1) begin if(flag==1) data_out=data_out_r。end endendalways(posedge adc_clk_r)begin if(mark==1) begin if(t==8) begin t=0。end else begin t=t+1。end
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