【正文】 t=39。architecture state_machine of counter istype state is(zero,one,two,three,four,five,six,seven,eight,nine)。count:out std_logic_vector(3 downto 0))。use 。5 用VHDL來描述有限狀態(tài)機。3 狀態(tài)簡化。四、仿真結果實驗二 步進電機控制器一、實驗目的（1）理解兩種狀態(tài)機的區(qū)別（2）熟悉兩種編程風格（3）編寫B(tài)CD計數(shù)器和步進電機二、實驗原理（1）米里型狀態(tài)機和摩爾型狀態(tài)機米里（Mealy）型狀態(tài)機:狀態(tài)機的輸出信號不僅與電路的當前狀態(tài)有關，還與當前的輸入有關摩爾（Moore）型狀態(tài)機：狀態(tài)機的當前輸出僅僅由當前狀態(tài)決定（2）有限狀態(tài)機設計流程：1 理解問題背景。 end process。 wait for 150 ns。 rst=39。039。 wait for 150 ns。 rst_gen:process begin rst=39。039。 wait for 100 ns。 d=39。 end process。139。 wait for clk_period/2。 clk_gen:process begin clk=39。signal d,clk,q,rst:std_logic。end ponent。 architecture tb_behavior of dff_tb isponent dff port( d,rst,clk: in std_logic。use 。 end ARCHITECTURE behavior。 END IF。139。 ELSIF(clk39。) THEN q=39。 ARCHITECTURE behavior OF dff IS BEGIN PROCESS(rst,clk) BEGIN IF(rst=39。 q:OUT STD_LOGIC)。USE 。5各進程之間的通信是由信號來傳遞的。以下是3個并發(fā)描述語句（stat1,stat2和stat3）的代碼，會產(chǎn)生同樣的電路結構。只有PROCESS，F(xiàn)UNCTION或PROCEDURE內(nèi)的代碼才是順序執(zhí)行的。 本科實驗報告實驗名稱： VHDL語言及集成電路設計實驗 課程名稱：VHDL語言及集成電路設計實驗時間：任課教師：桂小琰實驗地點：4427實驗教師：任仕偉實驗類型：□ 原理驗證□ 綜合設計□ 自主創(chuàng)新學生姓名：學號/班級：組 號：學 院：信息與電子學院同組搭檔：專 業(yè)：電子科學與技術成 績：實驗一：帶有異步復位端的D觸發(fā)器一、實驗目的（1）熟悉linux操作環(huán)境和modelsim軟件環(huán)境（2）理解時序邏輯和組合邏輯電路的區(qū)別（3）理解并行語句和順序語句（4）用VHDL語言編寫一個帶有異步復位端的D觸發(fā)器及其測試文件二、實驗原理（1）組合邏輯和時序邏輯組合邏輯電路當前輸出的值僅取決于當前的輸入，不需要觸發(fā)器等具有存儲能力的邏輯單元，僅僅使用組合邏輯門時序邏輯電路的當前輸出不僅取決于當前的輸入，還與以前的輸入有關，這類電路中包括寄存器等元件，也包括組合邏輯電路，寄存器通過一個反饋環(huán)和組合邏輯模塊相連。觸發(fā)器便是屬于時序邏輯電路（2）并行和順序代碼從本質(zhì)上講，VHDL代碼是并發(fā)執(zhí)行的。當它們作為一個整體時，與其他模塊之間又是并發(fā)執(zhí)行的。stat1 stat3 stat1stat2 = stat2 = stat3 = 其他排列順序stat3 stat1 stat2（3）并行語句——進程（PROCESS） 語法結構：[進程名: ]PROCESS (敏感信號列表)[變量說明語句]…BEGIN…(順序執(zhí)行的代碼)…END PROCESS [進程名]； PROCESS 的特點1多進程之間是并行執(zhí)行的；2進程結構內(nèi)部的所有語句都是順序執(zhí)行的；3進程中可訪問結構體或?qū)嶓w中所定義的信號；4進程的啟動是由敏感信號列表所標明的信號來觸發(fā)，也可以用WAIT語句等待一個觸發(fā)條件的成立。（4）帶有異步復位端的D觸發(fā)器 電路符號 功能表RDCPQ0xx01x0保持1x1保持10上升沿011上升沿1三、實驗代碼LIBRARY IEEE。ENTITY dff ISPORT(d,clk,rst:IN STD_LOGIC。END dff。139。039。EVENT AND clk=39。) THEN q=d。 END PROCESS。測試文件：library IEEE。entity dff_tb is end dff_tb。 q: out std_logic)。constant clk_period:time:=50 ns。begin dut:dff port map(d=d,clk=clk,rst=rst,q=q)。039。 clk=39。 wait for clk_period/2。 d_gen:process begin wait for 100 ns。139。 d=39。 end process。139。 rst=39。 wait for 500 ns。139。 wait。end tb_behavior。2 邏輯抽象，得出狀態(tài)轉(zhuǎn)移圖。4 狀態(tài)分配。（3）BCD計數(shù)器原理圖（4）步進電機控制器原理圖步進電機狀態(tài)與輸出信號的對應關系狀態(tài)輸出狀態(tài)S0S1S2S30001001001001000三、實驗代碼（1）BCD計數(shù)器library ieee。entity counter is port(clk,rst:in std_logic。end counter。signal pr_state,nx_state:state。139。 end if。 process(pr_state) begin case pr_state is when zero = count =0000。 when one = count =0001。 when two = count =0010。 when three = count =0011。 when four = count =0100。 when five = count =0101。 when six = count =0110。 when seven = count =0111。 when eight = co