【正文】 快慢兩種脈沖頻率。 clr=0時,系統(tǒng)工作。其中地址計數(shù)器利用進(jìn)程P1: process(clkout,clr)，根據(jù)頻率產(chǎn)生器提供的頻率頻clkout 產(chǎn)生地址碼，完成地址累加，實現(xiàn)預(yù)定花型的循環(huán)顯示。圖3. 頻率發(fā)生器模塊器件圖 地址碼產(chǎn)生器為頻率發(fā)生器和編碼電路提供控制信號,是整個系統(tǒng)重要組成部分。end process。end if。 thencllk=clk。if chose_key=39。then t = not t。event and clk = 39。signal cllk: std_logic。 輸出頻率end entity pinlv。 傳入分頻器頻率chose_key : in std_logic。use 。 該模塊 VHDL 程序如下：library ieee。當(dāng)chose_key 為低電平，則花型循環(huán)輸出為慢頻率，當(dāng)chose_key 變?yōu)楦唠娖剑ㄐ脱h(huán)輸出為快頻率。頻率產(chǎn)生器輸出頻率脈沖clkout送地址碼產(chǎn)生器。圖2. 振蕩器原理圖頻率發(fā)生器為系統(tǒng)提供快、慢兩種頻率脈沖， 秒、 秒。555定時器構(gòu)成的多諧振蕩器由3腳輸出脈沖頻率。因彩燈控制器對定時要求不高，故選用簡單易行的555 定時振蕩器。頻率選擇信號chose_key 由地址碼產(chǎn)生器產(chǎn)生，輸入到頻率發(fā)生器，控制快慢兩種脈沖的選擇，若第一次chose_key為低電平，則花型循環(huán)輸出為慢頻率，第二次chose_key變?yōu)楦唠娖剑ㄐ脱h(huán)輸出為快頻率，第三次chose_key又變?yōu)榈碗娖?，如此循環(huán)反復(fù)。 快頻率由振蕩器直接傳入，慢頻率將振蕩器輸出的頻率進(jìn)行二分頻得到。時序控制模塊在本電路中起著至關(guān)重要的作用，它以彩燈閃動快慢節(jié)奏的變化實現(xiàn)了多路彩燈絢麗多彩的花型節(jié)奏變化。驅(qū)動電路提供彩燈工作所需的電壓及電流,隔離負(fù)載對系統(tǒng)工作的影響。顯示控制模塊的組成模塊：編碼發(fā)生器和驅(qū)動電路。CLR為清零信號,由外部輸入到地址碼產(chǎn)生器, CLR=1時,系統(tǒng)回到等待狀態(tài)。時序控制模塊的時鐘信號CLK由外部輸入至頻率發(fā)生器,頻率發(fā)生器產(chǎn)生由快慢兩種脈沖合成輸入頻率信號到地址碼產(chǎn)生器,再由地址碼產(chǎn)生器輸出選擇控制信號CHOSE_KEY到頻率發(fā)生器,控制快慢頻率的轉(zhuǎn)換。整個32路彩燈控制系統(tǒng)設(shè)計的結(jié)構(gòu)框圖如下所示。32路彩燈控制系統(tǒng)工作原理如下：時序控制電路模塊SXKZ根據(jù)輸入信號CLK，產(chǎn)生的符合要求的、供顯示控制電路模塊XSKZ使用的控制時鐘信號，而顯示控制電路模塊XSKZ則根據(jù)時序控制電路模塊SXKZ輸入的控制時鐘信號，輸出十六種花型循環(huán)變化，這些控制信號加上驅(qū)動電路一起控制彩燈工作。根據(jù)系統(tǒng)設(shè)計要求可知，整個系統(tǒng)的三個輸入信號：控制彩燈節(jié)奏快慢的基準(zhǔn)時鐘信號CLK,系統(tǒng)清零信號CLR，彩燈輸出選擇控制信號CHOSE_KEY；共有32個輸出信號LED[31..0]，分別用于控制32路彩燈。 設(shè)計原理用硬件描述語言VHDL進(jìn)行設(shè)計,首先應(yīng)該明確,VHDL語言作為一種全方位硬件描述語言 ,它包括了系統(tǒng)行為級,寄存?zhèn)鬏敿壓瓦壿嬮T級多個設(shè)計層次。其中編碼發(fā)生器的功能是根據(jù)花型要求按頻率輸出32位狀態(tài)編碼信號，以控制彩燈按規(guī)律亮滅。顯示控制模塊由編碼發(fā)生器和驅(qū)動電路組成。頻率發(fā)生器的功能是提供快、慢兩種頻率脈沖PH、PL即，以此控制32路彩燈的快慢節(jié)奏變化，使彩燈明暗變換以快、慢兩種頻率自動交替運行。時序控制模塊由振蕩器、頻率發(fā)生器和地址碼產(chǎn)生器組成。這十六種花樣可以進(jìn)行自動切換。在電路中以1代表燈亮，以0代表燈滅，由0,1按不同的規(guī)律組合代表不同的燈光圖案,同時選擇不同的頻率,從而實現(xiàn)了圖案花樣快慢功能的循環(huán)變化。用VHDL語言設(shè)計系統(tǒng)程序，并進(jìn)行仿真測試；該系統(tǒng)具有16種花型變化，演示的16種花型自擬；系統(tǒng)演示以快慢兩種頻率（）循環(huán)變化；系統(tǒng)有清零開關(guān)；并設(shè)計其外圍電路。伴隨著計算機(jī)技術(shù)和微電子信息技術(shù)的飛速發(fā)展，EDA技術(shù)在現(xiàn)代數(shù)字系統(tǒng)設(shè)計中必然將發(fā)揮越來越重要的作用，同時也為大學(xué)生更好地認(rèn)識社會提供了很好的機(jī)會。VHDL為設(shè)計提供了更大的靈活性，使程序具有更高的通用性。隨著科學(xué)技術(shù)的發(fā)展以及人民生活水平的提高,VHDL是一種應(yīng)用較為廣泛的HDL語言，能對范圍廣泛的各種復(fù)雜的網(wǎng)絡(luò)在不同的抽象級加以描述，而且在整個設(shè)計過程中可使用同一種語言。它的發(fā)展給電子系統(tǒng)的設(shè)計帶來了革命性的變化，EDA軟件設(shè)計工具，硬件描述語言，可編程邏輯器件（PLD）使得EDA技術(shù)的應(yīng)用走向普及。 研究目的和意義如今隨著時代和科技日異月新的發(fā)展和突破，彩燈作為一種景觀應(yīng)用越來越多，現(xiàn)實生活中,彩燈作為一種裝飾和藝術(shù)渲染工具,起到很好的廣告宣傳作用,為人們增添了節(jié)日氣氛,也為人們的生活增添了一道亮麗的色彩。與傳統(tǒng)設(shè)計方法相比,與其它硬件設(shè)計方法相比，用VHDL進(jìn)行工程設(shè)計的優(yōu)點是多方面的：具有很強(qiáng)的行為描述能力，可支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用，可讀性良好，便于發(fā)現(xiàn)錯誤及修改，使用其仿真器對VHDL源代碼進(jìn)行仿真允許設(shè)計者不依賴于器件，容易發(fā)現(xiàn)設(shè)計中出現(xiàn)的問題。從系統(tǒng)設(shè)計入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計。VHDL(Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言)誕生于1982年，是由美國國防部牽頭開發(fā)的一種快速設(shè)計電路的工具，目前已經(jīng)成為IEEE(The Institute of Electrical and Electronics Engineers)的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。彩燈可由不同顏色色彩的LED燈組成，通過控制不同顏色的燈的亮與滅時間順序，呈現(xiàn)出不同的花型和圖案，極大的豐富了乏味的現(xiàn)代都市夜景，讓城市圈成為了多姿多彩的不夜城。以上這些控制裝置均運用計算機(jī)技術(shù)、電子信息技術(shù)和聲光及無線技術(shù)，對被控?zé)艄庀到y(tǒng)按設(shè)定的要求進(jìn)行亮、滅燈等控制，形成了各種各樣的燈光圖案效果，有時還配以音樂和水幕噴射，營造了夢幻般的藝術(shù)特景效果，讓人嘆為觀止。 基于EDA技術(shù)設(shè)計的32路彩燈控制器畢業(yè)設(shè)計論文1 緒論隨著科技日新月異的發(fā)展，在現(xiàn)代生活中，彩燈作為一種景觀，安置在各種建筑物的適當(dāng)?shù)胤阶鳛檠b飾添加氣氛，達(dá)到了廣告宣傳的作用。對實時動態(tài)效果的燈光進(jìn)行實時控制的裝置很多，如電腦編程多路彩燈控制器、CEC電腦彩燈控制器、EPROM程控編碼彩燈控制器和計算機(jī)燈光控制系統(tǒng)。 課題背景在經(jīng)濟(jì)和商業(yè)高度發(fā)達(dá)的今天，彩燈已經(jīng)成為人民日常生活不可或缺的一部分，已經(jīng)逐漸開始被越來越多的人們所關(guān)注，在家庭中的使用率不斷提高，大大的豐富和改善了人民的生活。此次設(shè)計主要是根據(jù)可編程邏輯器件，使用硬件描述語言VHDL，采用了“自頂而下”的設(shè)計思路，完成一個32路彩燈控制器的設(shè)計，并且使用Quartus II仿真軟件來仿真結(jié)果。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，可支持自頂向下(Top to Down)和基于庫(LibraryBased)的設(shè)計的特點，因此設(shè)計人員可不必了解硬件結(jié)構(gòu)。用VHDL語言進(jìn)行數(shù)字邏輯電路和數(shù)字系統(tǒng)的設(shè)計,是電子電路設(shè)計方法上的一次革命性變革。實現(xiàn)了設(shè)計與工藝無關(guān)，可移植性較好，面向市場時間快，成本低，性價比和ASIC移植等優(yōu)點。在電子電路設(shè)計領(lǐng)域中，電子設(shè)計自動化(EDA)工具已成為主要的設(shè)計手段?，F(xiàn)代生活中,彩燈已經(jīng)成為必不可少的景觀,本次設(shè)計本著與實際生活密切聯(lián)系的原則,論述了使用VHDL設(shè)計32路彩燈控制器的過程。采用VHDL作為HDL綜合設(shè)計的優(yōu)點有：標(biāo)準(zhǔn)語言，即設(shè)計者可在不同環(huán)境下進(jìn)行設(shè)計；仿真和綜合均可采用同一種語言進(jìn)行；VHDL中提供的大量的資源模塊，簡化了設(shè)計者的開發(fā)工作；由VHDL描述的源文件既是程序文件又可作為設(shè)計的文檔。EDA技術(shù)使得復(fù)雜的電子系統(tǒng)的設(shè)計變的簡單易行，提高了設(shè)計效率，同時也提高了設(shè)計的靈活性、可靠性和可擴(kuò)展性。2 設(shè)計內(nèi)容基于可編程邏輯器件CPLD芯片，配以適當(dāng)?shù)耐鈬娐?，設(shè)計一種32路16種變換花樣的彩燈控制器，能以快慢兩種頻率循環(huán)變化，有清零開關(guān)。 功能描述本次設(shè)計的32路彩燈控制系統(tǒng)設(shè)定有十六種花樣變化，整個系統(tǒng)共有三個輸入信號：控制彩燈節(jié)奏快慢的基準(zhǔn)時鐘信號CLK ,系統(tǒng)清零信號CLR，彩燈頻率快慢輸出選擇控制信號CHOSE_KEY；共有32個輸出信號LED[31..0]，分別用于控制32路彩燈。在該電路中只需簡單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。整個32路彩燈控制器分為兩個模塊部分，32路彩燈時序控制模塊和32路彩燈顯示控制模塊。其中振動器的功能是提供系統(tǒng)工作的主時鐘。地址碼產(chǎn)生器為頻率發(fā)生器和（顯示控制模塊中的）編碼電路提供控制信號,同步整個系統(tǒng)的工作，并根據(jù)系統(tǒng)運行情況，送頻率產(chǎn)生器反饋信號，控制頻率按快慢兩種自動交替運行。顯示控制模塊的功能是使電路產(chǎn)生十六種不同花型并顯示，以此實現(xiàn)本次課程設(shè)計要求實現(xiàn)的多路彩燈控制器的不同花型顯示功能。驅(qū)動電路則提供彩燈工作所需的電壓及電流, 隔離負(fù)載對編碼電路的影響。運用ＶＨＤＬ“自頂向下”的設(shè)計方法和層次化的設(shè)計概念來設(shè)計復(fù)雜的數(shù)字系統(tǒng)是十分有效地一種手段，它使得人們可以將復(fù)雜的單元轉(zhuǎn)變成較簡單的單元,從而逐漸構(gòu)建成復(fù)雜而龐大的集成系統(tǒng)。 我將整個彩燈控制電路分為了兩大模塊：時序控制電路模塊SXKZ和顯示控制電路模塊XSKZ。首先應(yīng)對系統(tǒng)進(jìn)行模塊的劃分,規(guī)定每一模塊的功能以及各個模塊之間的接口。 圖1. 32路彩燈控制結(jié)構(gòu)框圖3模塊設(shè)計及其功能 模塊功能描述時序控制模塊的組成模塊：振蕩器、頻率發(fā)生器、地址碼產(chǎn)生器。地址碼產(chǎn)生器為頻率發(fā)生器和編碼電路提供控制信號,同步整個系統(tǒng)的工作，地址碼產(chǎn)生器輸出信號控制編碼電路的各個子模塊交替工作,以高、低電平控制彩燈的亮滅,按頻率改變送給各路的高、低電平，即l、0 編碼，產(chǎn)生16種不同花型,再由驅(qū)動電路將信號輸出到彩燈。CLR=0時,系統(tǒng)工作。編碼發(fā)生器：根據(jù)花型要求按頻率輸出32位狀態(tài)編碼信號，以控制彩燈按規(guī)律亮滅。 時序控制電路設(shè)計 時序控制模塊是本程序的時鐘信號選擇模塊，它的功能是為系統(tǒng)提供快、慢兩種頻率脈沖， 秒、 秒，以此控制32路彩燈的快慢節(jié)奏變化。時序控制電路是整個電路中一個分模塊，它的設(shè)計對32路彩燈控制器設(shè)計的順利完成起著決定性的作用。頻率產(chǎn)生器輸出頻率脈沖clkout 送地址碼產(chǎn)生器。 振蕩器提供系統(tǒng)工作的主時鐘。 秒，電路原理圖如圖2 所示。 我們使振蕩器振蕩頻率為f = 4Hz,圖中電阻R1=8K，Rw=,R2=47K,電容C1= uF,振蕩頻率輸出端OUT 送“頻率產(chǎn)生器”的輸入端。快頻率直接由振蕩器產(chǎn)生的頻率傳入，慢頻率由快頻率進(jìn)行二分頻得到。頻率選擇信號chose_key由地址碼產(chǎn)生器產(chǎn)生，輸入到頻率發(fā)生器，控制快慢兩種脈沖的選擇。以此類推，高低電平循環(huán)變化，從而達(dá)到快慢頻率交替循環(huán)。use 。entity pinlv is 頻率產(chǎn)生器port ( clk: in std_logic。 頻率選擇信號clkout : out std_logic)。architecture one of pinlv issignal t: std_logic。beginf1: process(clk,chose_key,t,cllk) 將clk 時鐘二分頻， 秒的慢頻率beginif clk39。139。end if。139。elsecllk=t。clkout=cllk。end。該部分電路組成部分為地址計數(shù)器和t信號分頻控制。清零信號clr由外部輸入到地址碼產(chǎn)生器,當(dāng)clr =1時,系統(tǒng)回到等待狀態(tài)。t信號記錄系統(tǒng)運行的情況，32路彩燈控制器運行16種花型，花型循環(huán)一周共需272次，地址計數(shù)器將地址碼累加到272，t值為‘1’；地址碼為其它值時，t 值為‘0’，利用進(jìn)程P2:process( t )將t信號進(jìn)行二分頻，使輸出花型在第一次循環(huán)時，若頻率選擇信號chose_key為低電平，則第二次花型循環(huán)時，chose_key為高電平，第三次花型循環(huán)，chose_key又為低電平，如此循環(huán)反復(fù)。該模塊VHDL 程序如下library ieee。use 。port ( clkout: in std_logic。 chose_key: out std_logic。 地址碼輸出，16種花型運行一次272次end entity dzmcsq。signal t: std_logic。139。elsif count=272 then count = 0。139。event and clkout=39。 then count = count + 1。039。end process。beginif