最新簡(jiǎn)單計(jì)算機(jī)系統(tǒng)課程設(shè)計(jì)計(jì)算機(jī)組成實(shí)驗(yàn)c-展示頁(yè)
2025-07-04 03:07本頁(yè)面
【正文】 k, status ) BEGIN IF reset = 39。 數(shù)據(jù)寄存器 SIGNAL MAR: std_logic_vector(11 DOWNTO 0)。cpuRTL級(jí)行為描述ARCHITECTURE RTL of cpu2 IS SIGNAL IR: std_logic_vector(15 DOWNTO 0)。 數(shù)據(jù)輸出線 overflow: OUT std_logic)。 地址線 M_data_in: IN std_logic_vector(7 DOWNTO 0)。139。 時(shí)鐘信號(hào) Write_Read: OUT std_logic。cpu實(shí)體聲明ENTITY cpu2 IS PORT( reset : IN std_logic。USE 。LIBRARY ieee。 CONSTANT stop : std_logic_vector(3 DOWNTO 0) :=1111。 CONSTANT read : std_logic_vector(3 DOWNTO 0) :=1101。 CONSTANT jmp : std_logic_vector(3 DOWNTO 0) :=1011。 CONSTANT shlp : std_logic_vector(3 DOWNTO 0) :=1001。 CONSTANT xorp : std_logic_vector(3 DOWNTO 0) :=0111。 CONSTANT andp : std_logic_vector(3 DOWNTO 0) :=0101。 CONSTANT addx : std_logic_vector(3 DOWNTO 0) :=0011。 CONSTANT load : std_logic_vector(3 DOWNTO 0) :=0001。USE 。學(xué)習(xí)各指令的操作流程。4. 將指令序列存入存儲(chǔ)器，然后分析指令執(zhí)行流程。2. 調(diào)用存儲(chǔ)器模塊設(shè)計(jì) 25616 的存儲(chǔ)器模塊?！队?jì)算機(jī)組成實(shí)驗(yàn) C》課程設(shè)計(jì)適用專業(yè)： 電子信息類專業(yè)專 業(yè): **** 班 級(jí): ******** 學(xué) 號(hào): ******** 姓 名: *** 指導(dǎo)教師: *** 實(shí)驗(yàn)學(xué)期: 20142015第1學(xué)期西南交通大學(xué)信息科學(xué)與技術(shù)學(xué)院簡(jiǎn)化計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)一. 實(shí)驗(yàn)?zāi)康模和ㄟ^(guò)學(xué)習(xí)簡(jiǎn)單的指令系統(tǒng)及其各指令的操作流程，用 VHDL 語(yǔ)言實(shí)現(xiàn)簡(jiǎn)單的處理器模塊，并通過(guò)調(diào)用存儲(chǔ)器模塊，將處理器模塊和存儲(chǔ)器模塊連接形成簡(jiǎn)化的計(jì)算機(jī)系統(tǒng)。二. 實(shí)驗(yàn)內(nèi)容1. 用 VHDL 語(yǔ)言實(shí)現(xiàn)簡(jiǎn)單的處理器模塊。3. 將簡(jiǎn)單的處理器模塊和存儲(chǔ)器模塊連接形成簡(jiǎn)單的計(jì)算機(jī)系統(tǒng)。三. 預(yù)習(xí)要求：學(xué)習(xí)簡(jiǎn)單指令集。四. 實(shí)驗(yàn)報(bào)告1. BLOCK 圖圖1 原理圖內(nèi)存文件：圖2 LIBRARY ieee。PACKAGE mypack IS CONSTANT idle : std_logic_vector(3 DOWNTO 0) :=0000。 CONSTANT move : std_logic_vector(3 DOWNTO 0) :=0010。 CONSTANT subp : std_logic_vector(3 DOWNTO 0) :=0100。 CONSTANT orp : std_logic_vector(3 DOWNTO 0) :=0110。 CONSTANT shrp : std_logic_vector(3 DOWNTO 0) :=1000。 CONSTANT swap : std_logic_vector(3 DOWNTO 0) :=1010。 CONSTANT jz : std_logic_vector(3 DOWNTO 0) :=1100。 CONSTANT write : std_logic_vector(3 DOWNTO 0) :=1110。END mypack。USE 。USE 。 清零信號(hào)低有效 clock : IN std_logic。 讀寫信號(hào),39。為寫 M_address: OUT std_logic_vector(11 DOWNTO 0)。 數(shù)據(jù)輸入線 M_data_out: OUT std_logic_vector(7 DOWNTO 0)。 溢出標(biāo)志END cpu2。 指令寄存器 SIGNAL MDR: std_logic_vector(7 DOWNTO 0)。 地址寄存器 SIGNAL status: integer RANGE 0 TO 6。039。 ELSIF clock39。039。 WHEN 1 =
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