最新簡單計算機系統(tǒng)課程設(shè)計計算機組成實驗c-全文預(yù)覽
【正文】 amp。039。 A( 7 DOWNTO 1 )。 A( 7 DOWNTO 1 )。 A( 7 DOWNTO 1 )。 A( 7 DOWNTO 1 )。 END CASE。 WHEN move = CASE IR(11 DOWNTO 10) IS WHEN 00= R0:= A。 A(7 DOWNTO 0)) + 1。 R2:=temp(7 DOWNTO 0)。 overflow = temp(8) XOR temp(7)。 WHEN 01= temp :=(R1(7) amp。 R0(7 DOWNTO 0)) + NOT(A(7) amp。 overflow = temp(8) XOR temp(7)。 WHEN OTHERS= temp :=(R3(7) amp。 R2(7 DOWNTO 0)) + (A(7) amp。 A(7 DOWNTO 0))。 R0:=temp(7 DOWNTO 0)。 WHEN 2= 狀態(tài)2 CASE IR(15 DOWNTO 12) IS WHEN addx = Rx:= Rx + A。 WHEN OTHERS= A:=R3。 END CASE。 WHEN shlp|shrp = CASE IR(11 DOWNTO 10) IS Rx to A WHEN 00= A:= R0。 程序計數(shù)器加1 WHEN 1= 狀態(tài)1 IF (IR(15 DOWNTO 12) /= stop) THEN MAR = PC。039。 ELSIF(clock39。)。039。 R3 := (OTHERS=39。)。039。 PC := (OTHERS=39。039。 程序計數(shù)器 VARIABLE R0,R1,R2,R3: std_logic_vector(7 DOWNTO 0)。 ELSE NULL。 WHEN OTHERS = status = 0。 ELSE status = 4。 WHEN 2 = CASE IR(15 DOWNTO 12) IS WHEN Read|Write|Jmp|Jz|Swap = status = 3。 THEN CASE status IS WHEN 0 = status = 1。 THEN status = 0 。 數(shù)據(jù)寄存器 SIGNAL MAR: std_logic_vector(11 DOWNTO 0)。 數(shù)據(jù)輸出線 overflow: OUT std_logic)。139。cpu實體聲明ENTITY cpu2 IS PORT( reset : IN std_logic。LIBRARY ieee。 CONSTANT read : std_logic_vector(3 DOWNTO 0) :=1101。 CONSTANT shlp : std_logic_vector(3 DOWNTO 0) :=1001。 CONSTANT andp : std_logic_vector(3 DOWNTO 0) :=0101。 CONSTANT load : std_logic_vector(3 DOWNTO 0) :=0001。學(xué)習(xí)各指令的操作流程。2. 調(diào)用存儲器模塊設(shè)計 25616 的存儲器模塊。二. 實驗內(nèi)容1. 用 VHDL 語言實現(xiàn)簡單的處理器模塊。三. 預(yù)習(xí)要求：學(xué)習(xí)簡單指令集。PACKAGE mypack IS CONSTANT idle : std_logic_vector(3 DOWNTO 0) :=0000。 CONSTANT subp : std_logic_vector(3 DOWNTO 0) :=0100。 CONSTANT shrp : std_logic_vector(3 DOWNTO 0) :=1000。 CONSTANT jz : std_logic_vector(3 DOWNTO 0) :=1100。END mypack。USE 。 讀寫信號
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