【正文】 達(dá)到預(yù)期要求。它是利用這些輸入去描述一個(gè)電路的功能。因此，F(xiàn)PGA的使用非常靈活。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 FPGA的工作原理及基本特點(diǎn)FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于ASIC的芯片上。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。目前以硬件描述語(yǔ)言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。第二章 FPGA原理及相關(guān)開(kāi)發(fā)工具軟件的介紹 FPGA的簡(jiǎn)介 FPGA的發(fā)展與趨勢(shì)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA（Field－Programmable Gate Array），它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。搶答器經(jīng)過(guò)發(fā)展從最初的只有幾個(gè)三極管、可控硅、發(fā)光管等組成， 能通過(guò)發(fā)光管的指示辨認(rèn)出選手號(hào)碼；到現(xiàn)在使用高速處理芯片和集成數(shù)字電路；從起初單片機(jī)到現(xiàn)在的ARM和FPGA，技術(shù)手段進(jìn)一步成熟，同時(shí)技術(shù)的發(fā)展也為搶答器增加了很多更加貼近比賽的新功能，如選手號(hào)碼顯示、倒計(jì)時(shí)、選手得分顯示等等。通過(guò)搶答器的使用，可以在各類(lèi)比賽中特別是搶答環(huán)節(jié)，直觀明了的看出是哪一組搶到了題目，比起通過(guò)肉眼來(lái)判斷，更加的精確，同時(shí)也少了不必要的紛爭(zhēng)，使得比賽更加的公平、公開(kāi)、公正。目前對(duì)于搶答器的功能描述，如涵蓋搶答器、選手答題計(jì)時(shí)、限時(shí)搶答以及犯規(guī)組號(hào)搶答器具有搶答自鎖，暫停復(fù)位、電子音樂(lè)報(bào)聲、燈光指示、自動(dòng)定時(shí)等功能，還有工作模式的切換和時(shí)間設(shè)定，對(duì)于這些隨著科學(xué)技術(shù)的發(fā)展，肯定還要得到進(jìn)一步的改進(jìn)。另一方面隨著電子科技的發(fā)展，搶答器的功能以及實(shí)現(xiàn)方式也越來(lái)越多，產(chǎn)品的可靠性以及準(zhǔn)確性也越來(lái)越強(qiáng)。關(guān) 鍵 詞Verilog HDL、四路搶答器、倒計(jì)時(shí)、仿真、顯示Based on FPGA multichannel digital answering device designAuthor: Tutor:AbstractThis paper describes an FPGAbased design of four digital answering device, first allocated function of each module, the design of the main seven modules were Responder module, plus or minus submodule, the countdown module, beep module and a digital display module. The control can be achieved through the host Responder starting group number display, integral reset and start the countdown module。此次設(shè)計(jì)程序用Verilog語(yǔ)言來(lái)編寫(xiě)，使用模塊化編程思想，自上向下，通過(guò)寄存器變量來(lái)控制各個(gè)模塊的運(yùn)行，并用Quartus 。畢 業(yè) 論 文（設(shè) 計(jì)） 2013 屆 通信工程 專業(yè) 班級(jí) 題 目 基于FPGA的多路數(shù)字搶答器的設(shè)計(jì) 姓 名 學(xué)號(hào) 指導(dǎo)教師 職稱 二О一 三 年 五 月 二十五 日內(nèi) 容 摘 要本文主要介紹了以FPGA為基礎(chǔ)的四路數(shù)字搶答器的設(shè)計(jì)，首先對(duì)各模塊的功能進(jìn)行分配，此次設(shè)計(jì)主要有七個(gè)模塊，依次為搶答模塊、加減分模塊、倒計(jì)時(shí)模塊、蜂鳴器模塊和數(shù)字顯示模塊。通過(guò)主持人的控制可以實(shí)現(xiàn)搶答開(kāi)始，組號(hào)的顯示，加減分模塊，積分的顯示，積分的重置，并啟動(dòng)倒計(jì)時(shí)模塊；通過(guò)選手按鍵來(lái)進(jìn)行標(biāo)志位改變，停止倒計(jì)時(shí)，開(kāi)啟蜂鳴器，并為進(jìn)入加減分模塊做準(zhǔn)備。本次設(shè)計(jì)采用FPGA來(lái)增強(qiáng)時(shí)序的靈活性，由于FPGA的I/O端口資源豐富，可以在此基礎(chǔ)上稍加修改可以增加很多其他功能的搶答器，因此后期可塑性很強(qiáng)，因?yàn)楹诵氖荈PGA芯片，外圍電路比較簡(jiǎn)單，因此便于維護(hù)，并且維護(hù)費(fèi)用低。 through key players to carry flag changes, turn the buzzer and subtract points for entry into the module to prepare. The design process using Verilog language to write, the register variables to control operation of each module, and use the Quartus II software version to be simulated. The design uses FPGA to enhance the flexibility of timing, because the FPGA I / O port is rich in resources, can be slightly modified on the basis of a lot of other features can be added Responder, so late plasticity is very strong, because the core is the FPGA chip , the external circuit is relatively simple, so easy to maintain, and low maintenance costs.Key words Verilog HDL,four Responder, countdown, simulation, showing目 錄第一章 引 言................. 1第二章 FPGA原理及相關(guān)開(kāi)發(fā)工具軟件的介紹 3 FPGA的簡(jiǎn)介..... 3 FPGA的發(fā)展與趨勢(shì)......... 3 FPGA的工作原理及基本特點(diǎn) 4 FPGA的開(kāi)發(fā)流程.. 5 FPGA的配置... 6 軟件介紹............... 7 Verilog HDL的介紹 ....................7 Quartus II軟件.................... 8第三章 數(shù)字搶答器系統(tǒng)設(shè)計(jì)方案和主要模塊 11 功能描述及設(shè)計(jì)架構(gòu)...... 11 搶答器程序流程圖以及各模塊代碼分析 13 搶答器程序結(jié)構(gòu)及主程序流程圖 13 初始化及搶答模塊 14 加減分?jǐn)?shù)模塊 17 倒計(jì)時(shí)模塊 .................... 17 蜂鳴器模塊 .................... 18 重置模塊及數(shù)碼管顯示模塊 19 頂層模塊連線及開(kāi)發(fā)硬件配置 21．1 電路圖......... .................. 21．2 EP1C6Q240C8芯片及使用到的管腳分配 21第四章 搶答器系統(tǒng)仿真與分析.... 25第五章 總 結(jié)................... 28致謝 29參考文獻(xiàn) 30附錄：源代碼 31基于FPGA的多路數(shù)字搶答器的設(shè)計(jì)第一章 引 言隨著社會(huì)的發(fā)展，各種競(jìng)賽比賽日益增多，搶答器以它的方便快捷、直觀反映首先取得發(fā)言權(quán)的選手等優(yōu)點(diǎn)，深受比賽各方的辛睞，市場(chǎng)前景一片大好。能夠?qū)崿F(xiàn)多路搶答器功能的方式有很多種，主要包括前期的數(shù)字電路、模擬電路以及數(shù)字電路與模擬電路組合的方式，但是這種方式制作過(guò)程比較復(fù)雜，并且可靠性準(zhǔn)確性不高，研發(fā)周期也比較長(zhǎng)。發(fā)展趨勢(shì)一般都要趨向于智能化，并且設(shè)計(jì)更加合理化。搶答器的這些優(yōu)點(diǎn)使得它在比賽中得以廣泛的應(yīng)用。這類(lèi)搶答器制作并不復(fù)雜，但是準(zhǔn)確度和可靠性都比較可觀，并且易于安裝和維護(hù)。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，