【正文】 TP為負(fù)載管 CMOS 反相器 A L 1 +VDD +10V D1 S1 vi vO TN TP D2 S2 0V +10V vi vGSN vGSP TN TP vO 0 V 0V 10V 截止 導(dǎo)通 10 V 10 V 10V 0V 導(dǎo)通 截止 0 V VTN = 2 V VTP = ? 2 V 邏輯圖 AL?邏輯表達(dá)式 vi (A) 0 vO(L) 1 邏輯真值表 1 0 )VVV TPTNDD ( ?＞ CMOS 反相器 P溝道 MOS管輸出特性曲線坐標(biāo)變換 輸入高電平時(shí)的工作情況 輸入低電平時(shí)的工作情況 作圖分析 ： 2. 電壓傳輸特性和電流傳輸特性 )v(fv IO ?電壓傳輸特性 OI()i f v?電流傳輸特性 CMOS 反相器 在由于電路具有互補(bǔ)對(duì)稱的性質(zhì)，它的開通時(shí)間與關(guān)閉時(shí)間是相等的。 IOL ：驅(qū)動(dòng)門的輸出端為低電平電流 IIL ：負(fù)載門輸入端電流 邏輯電路的一般特性 注：若 NOL? NOH，則應(yīng)取較小者作為電路的扇出數(shù)。 )()(IHOHOH 負(fù)載門驅(qū)動(dòng)門IIN ? 高電平扇出數(shù) : IOH :驅(qū)動(dòng)門的輸出端為高電平電流 IIH :負(fù)載門的輸入電流 邏輯電路的一般特性 (b)灌電流工作情況 )(I)(IN負(fù)載門驅(qū)動(dòng)門ILOLOL ?當(dāng)負(fù)載門的個(gè)數(shù)增加時(shí)，總的灌電流 IOL將增加，同時(shí)也將引起輸出低電壓 VOL的升高。 （ a)拉電流工作情況 當(dāng)負(fù)載門的個(gè)數(shù)增加時(shí)，總的拉電流將增加，會(huì)引起輸出高電壓的降低。 對(duì)于 TTL門電路來說，靜態(tài)功耗是主要的。 延時(shí) ?功耗積 速度功耗綜合性的指標(biāo)（延時(shí) ?功耗積） ，用符號(hào) DP表 示 扇入數(shù)：取決于邏輯門的輸入端的個(gè)數(shù)。 ?傳輸延遲時(shí)間是表征門電路開關(guān)速度的參數(shù)。 邏輯門電路的分類 二極管門電路 三極管門電路 TTL門電路 MOS門電路 PMOS門 CMOS門 邏輯門電路 分立門電路 集成門 電路 NMOS門 數(shù)字集成電路簡(jiǎn)介 MOS邏輯門電路 CMOS集成電路 廣泛應(yīng)用于超大規(guī)模、甚大規(guī)模集成電路 4000系列 74HC 74HCT 74VHC 74VHCT 速度慢 與 TTL不 兼容 抗干擾 功耗低 74LVC 74AUC 速度加快 與 TTL兼容 負(fù)載能力強(qiáng) 抗干擾 功耗低 速度兩倍于 74HC 與 TTL兼容 負(fù)載能力強(qiáng) 抗干擾 功耗低 低 (超低 )電壓 速度更加快 與 TTL兼容 負(fù)載能力強(qiáng) 抗干擾功耗低 74系列 74LS系列 74AS系列 74ALS系列 TTL 集成電路 廣泛應(yīng)用于中大規(guī)模集成電路 數(shù)字集成電路簡(jiǎn)介 數(shù)字集成電路簡(jiǎn)介輸入和輸出的高、低電平 v O v I 驅(qū)動(dòng)門 G 1 負(fù)載門 G 2 1 1 輸出高電平的下限值 VOH(min) 輸入低電平的上限值 VIL(max) 輸入高電平的下限值 VIH(min) 輸出低電平的上限值 VOL(max) 輸出 高電平 + V DD V OH ( min ) V OL ( max ) 0 G 1 門 v O 范圍 v O 輸出 低電平 輸入 高電平 V IH ( min ) V IL ( max ) + V DD 0 G 2 門 v I 范圍 輸入 低電平 v I 邏輯電路的一般特性 VNH —當(dāng)前級(jí)門輸出高電平的最小 值能滿足后級(jí)高電平輸入最小值 負(fù)載門輸入高電平時(shí)的噪聲容限： VNL —當(dāng)前級(jí)門輸出低電平的最大 值能滿足后級(jí)高電平輸入最大值 負(fù)載門輸入低電平時(shí)的噪聲容限： 噪聲容限 VNH =VOH(min)－ VIH(min) VNL =VIL(max)－ VOL(max) 在保證輸出邏輯狀態(tài)不受影響的情況下，輸入電平允許波動(dòng)的范圍。 掌握邏輯門的主要參數(shù)及在應(yīng)用中的接口問題。 ?熟練掌握 基本邏輯門（與、或、與非、或非、異或門）、三態(tài)門、 OD門（ OC門）和傳輸門的邏輯功能。 邏輯門電路使用中的幾個(gè)實(shí)際問題 * 167。 砷化鎵邏輯門電路 167。 TTL邏輯門電路 * 167。第三章 邏輯門電路 167。 MOS邏輯門電路 167。 射極耦合邏輯門電路 * 167。 邏輯描述中的幾個(gè)問題 167。 用 VerilogHDL描述邏輯門電路 ◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎ ?了解半導(dǎo)體器件的開關(guān)特性。 學(xué)會(huì)門電路邏輯功能分析方法 。 本章教學(xué)目標(biāo) MOS邏輯門 數(shù)字集成電路簡(jiǎn)介 邏輯電路的一般特性 MOS開關(guān)及其等效電路 CMOS反相器 CMOS邏輯門電路 CMOS漏極開路門和三態(tài)輸出門電路 CMOS傳輸門 CMOS邏輯門電路的技術(shù)參數(shù) ◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎ NMOS邏輯門電路 1 、邏輯門 實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路。它表示門電路的抗干擾能力 1 驅(qū)動(dòng) 門 v o 1 負(fù)載門 v I 噪聲 邏輯電路的一般特性 類型 參數(shù) 74HC VDD=5V 74HCT VDD=5V 74LVC VDD=V 74AUC VDD=V tPLH或tPHL(ns) 7 8 傳輸延遲時(shí)間 ?門電路在輸入脈沖波形的作用下，其輸出波形相對(duì)于輸入波形延遲了多長(zhǎng)的時(shí)間。 CMOS電路傳輸延遲時(shí)間 t PHL 輸出 50% 90% 50% 10% t PLH t f t r 輸入 50% 50% 10% 90% 邏輯電路的一般特性 ? ? 2p H Lp LHpd ttt ??平均傳輸延遲時(shí)間： 功耗 靜態(tài)功耗：指的是當(dāng)電路沒有狀態(tài)轉(zhuǎn)換時(shí)的功耗，即門電路空載時(shí)電源總電流 ID與電源電壓 VDD的乘積。 扇入與扇出數(shù) 動(dòng)態(tài)功耗：指的是電路在輸出狀態(tài)轉(zhuǎn)換時(shí)的功耗。 CMOS電路的靜態(tài)功耗非常低， CMOS門電路有動(dòng)態(tài)功耗 邏輯電路的一般特性 D Pd P t DP ? 扇出數(shù)：是指其在正常工作情況下，所能帶同類門電路的最大數(shù)目。但不得低于輸出高電平的下限值，這就限制了負(fù)載門的個(gè)數(shù)。當(dāng)輸出為低電平，并且保證不超過輸出低電平的上限值。 邏輯電路的一般特性低電平扇出數(shù) : 電路類型 電源電 壓 /V 傳輸延遲時(shí)間/n