直接內(nèi)存存取dmappt課件-展示頁(yè)
2025-05-12 18:14本頁(yè)面
【正文】 fairly plex and require logic to be applied to the data to convert formats and other similar duties. （ 3） In these situations the simplest solution is to ask the CPU to handle the logic, but due to the fact that the I/O devices are very slow, the CPU would end up wasting a huge amount of time (in puter perspective) sitting idle waiting for the data from the device.. 6 167。 DMA數(shù)據(jù)傳送是在 DMA控制器的控制下進(jìn)行的。 DMA的工作方式 DMA傳送需要使用系統(tǒng)總線 ， 因而有 4種可能的工作方式 。 DMA完成一個(gè)數(shù)據(jù)塊的傳送后 ， 把總線控制權(quán)還給CPU。 DMA CPU 總線周期 8 3． CPU周期竊取方式 (CycleStealing) DMA每傳送一個(gè)字節(jié) /字，占用（竊取） CPU的一個(gè)總線周期。 如果 CPU也需要使用總線，則必須等待 DMA傳送完成后（一個(gè)總線周期的時(shí)間）才能使用總線。 總線控制器根據(jù)申請(qǐng)總線的設(shè)備的優(yōu)先級(jí)做出仲裁，把總線在該周期的控制權(quán)交給優(yōu)先級(jí)最高的設(shè)備。 DMA的優(yōu)先級(jí)高于 CPU和其他設(shè)備。 10 167。 1．設(shè)備寄存器 ① 主存地址寄存器 MAR 初始值 為 主存數(shù)據(jù)緩沖區(qū) 的 首地址 ， 在傳輸前由程序?qū)懭?。 ② 外設(shè)地址寄存器 ADR 存放 I/O設(shè)備的設(shè)備碼，或者表示該設(shè)備信息存儲(chǔ)區(qū)的尋址信息。 11 ④ 控制與狀態(tài)寄存器 CSR 存放 控制字 和 狀態(tài)字 。 ⑤ 數(shù)據(jù)緩沖寄存器 DBR 當(dāng)主存與 I/O設(shè)備的數(shù)據(jù)寬度不一致時(shí)，用于暫存 I/O設(shè)備與主存?zhèn)魉偷臄?shù)據(jù)。 ③ 字?jǐn)?shù)計(jì)數(shù)器 WC 在傳輸前由程序?qū)懭?傳送數(shù)據(jù) 的 總字?jǐn)?shù) 。當(dāng)其內(nèi)容為 0時(shí)表示傳輸結(jié)束。 3． DMA控制邏輯 一般包括設(shè)備碼選擇電路， DMA優(yōu)先排隊(duì)電路，產(chǎn)生 DMA請(qǐng)求的線路等。 DMA與主機(jī)和 DMA與 I/O設(shè)備的 接口 ，包括數(shù)據(jù)線、地址線、控制信號(hào)，以及有關(guān)收發(fā)和驅(qū)動(dòng)線路。 DMA的數(shù)據(jù)傳送過(guò)程 當(dāng) I/O設(shè)備準(zhǔn)備好后，向 DMA控制器發(fā)出傳送請(qǐng)求。 當(dāng)所要求的數(shù)據(jù)塊傳送完畢， DMA控制器向 CPU發(fā)出中斷請(qǐng)求。 DMA數(shù)據(jù)傳送與 CPU之間是并行工作的。 其中，第①和第③階段是 CPU執(zhí)行程序完成的， 第②階段是在 DMA控制器硬件邏輯控制下完成的。 將數(shù)據(jù)在主存儲(chǔ)器存放的首地址寫(xiě)入主存地址寄存器， 然后， CPU繼續(xù)執(zhí)行其他程序。 DACK 選通 狀態(tài) INTR DRQ 系統(tǒng)總線 I/O接口 數(shù)據(jù)端口 控制 /狀態(tài)端口 數(shù)據(jù)寄存器 控制邏輯 DMAC 主存地址寄存器 字計(jì)數(shù)器 控制 /狀態(tài)寄存器 外設(shè)地址寄存器 CPU MM HRQ HLDA I/O設(shè)備 DRQ： D
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