【正文】 4BAkTVVq? ? ?? ?Q CC O LV V I R?? P CCVV?? ?CC O LV I R?CCV ? 2輸入端 ECL或非門的原理圖見圖 514。定義輸出為 時為邏輯 1，輸出為 時為邏輯 0，因而只要加在兩個輸入端的電壓差絕對值大于等于 100 mV時，就可使輸出端的邏輯電平變?yōu)?0或 1。但當(dāng) VA＞ VP時，左支路中的電流將上升，而右邊支路中的電流則下降，因而使 VQ增加 VP下降。 發(fā)射極耦合邏輯 (ECL)門 ?在此電路中，由于 CCE為桓流元件，它可以是一個晶體管或者一個高阻值的電阻。 肖特基晶體管 — 晶體管邏輯門 發(fā)射極耦合邏輯 (ECL)門 ?真正可以防止晶體管進(jìn)入飽和狀態(tài)的電路稱為發(fā)射極鍋合邏輯 ECL (emitter coupled logic)電路。其改進(jìn)型為 STL。加上肖特基二極管 D后。 ? 肖特基二極管的 IV特性類似于通常的 PN結(jié)， 但它的電流Is比起具有同樣面積的 PN結(jié)要大幾個數(shù)量級，而且其正向壓降公 ，比通常 PN結(jié)的 。它是在 TTL門的 PN晶體管的基極與收集極之間加上 1個肖持基二極管，稱為肖特基箝位晶體管。 肖特基晶體管 — 晶體管邏輯門 ? 如前所述，在雙極型數(shù)字集成電路中，要取得較高的開關(guān)速度就要防止晶體管處于飽和狀態(tài)。例如，可以用二極管來替代 R2，或者在電路中添加二極管等。其真值表見表 52。 TTL或非門 ?TTL的 2輸入端或非 (NOR)門電路圖及其邏輯符號見圖 59。 ?這一電路實現(xiàn)了與非功能，即 A和 B端任一個處于邏輯 0或兩者都處于邏輯 0時，輸出為邏輯 1；只有在 A端和 B端部為邏輯 1時，輸出才為邏輯 0。 ?如果考慮 B端處于邏輯 0狀態(tài)，那么 T1基極電流會經(jīng) B流到地。 T1的基極電流轉(zhuǎn)而通過 A和 S1到地，同時通過 S1到地的電流還有從 R2到地的電流。 ? 當(dāng) A端改為邏輯 0狀態(tài)時，電流的流向如圖 58(b)。 A端的輸人電壓就是 T1電壓 Vsat，與 T2的基極 發(fā)射極電壓之和，它近似等于 (+)V。 T1的收集極在這種條件下就如同發(fā)射極，而 A端的發(fā)射極就如同收集極。 ? 首先分析當(dāng) B端處于邏輯 1時， A端的變化和輸出端狀態(tài)之間的關(guān)系。 輸入端 A和 B通常連接到前級門的輸出端，因此它們是通過前級的 R2與 VCC相連。 T2是一個開關(guān)，當(dāng)它處于OFF時，輸出端等效為邏輯 1，當(dāng)處于 ON時， T2上的 VCE為Vsat。它包括兩個晶體管 T1和 T2。 ?? 晶體管 晶體管邏輯 (TTL)門 晶體管 晶體管邏輯 TTL(transistortransistorlogic)門是雙極型數(shù)字電路中一種最常見的標(biāo)難產(chǎn)品。 ?非飽型電電路的儲存時間短。要將存儲在基區(qū)中的電了都移走需要時間，這一時間稱儲存時間 (storage time)。但它的缺點是晶體管的關(guān)斷速度慢。 ? 將晶體管驅(qū)動在飽和狀態(tài)的一個 優(yōu)點是，飽和時的收集極電流與雙極型晶體管本身的特性無關(guān)。對于 NPN結(jié)構(gòu)晶體管來說，兩個 PN結(jié)都成為正向偏置，且基極端變?yōu)樽钫恕Ｋ鼈兊膮^(qū)別在于電路工作時雙極型晶體管是否飽和。 CI ?C CEIV? ?雙極型的數(shù)字集成電路可以分成兩類： 飽和型與非飽和型。即當(dāng) VIN增加時，工作點從 P點移到 Q點，Q點的 VCE值就固定在收集極飽和電壓 Vsat上，如再增加VIN， Vsat也不再變化。為了防止基極電流過大，最大的直流電壓必須限制在。而當(dāng)輸入電壓 VIN升到 V時，收集極電流快速上升，這時晶體管處于導(dǎo)通狀態(tài)，輸出電壓迅速下降。 雙極晶體管的開關(guān)特性 ? 共發(fā)射極雙極型晶體管可作為開關(guān)，它的電路如圖 55(a)，其近似的大信號模型如圖 55(b)，傳輸特性 (即輸入與輸山的關(guān)系 )見圖 55(c)。但是我們從下面的討論中可以看到，電路單元的物理尺寸還取決于電路設(shè)計方法。 電路的主要性能 ? 3．芯片面積 ? 電路的物理版圖尺寸將決定芯片面積的大小。 ? 由于電路中器件數(shù)目增加時。 ? 電路的功耗有兩種成分，一種是靜態(tài)功耗，另一種是動態(tài)功耗。 ? ?m a x 10 .8 H L L Hf tt? ? 電路的主要性能 ? 2．功耗 ? 所有的電路都需要有直流電源供電，從電源中獲得的能量在電路中將以熱的形式耗散掉。 ? 一個數(shù)字電路中會有成千上萬個電路單元，面每個電路單元由于其功能和設(shè)計的不同，它們的響應(yīng)時間會有差異，因此最高時鐘頻率取決于響應(yīng)最慢的電路單元或者最慢的通路 (path)。 ? 1．速度 ? 速度是指電路能夠可靠工作時的最大頻率。但當(dāng)時鐘頻率超過最大工作頻率時，響應(yīng)信號就發(fā)生畸變，即響應(yīng)信號在未達(dá)到規(guī)定的高電平時就開始下降，而下降時也不能達(dá)到規(guī)定的低電平。 ?如圖 54所示，當(dāng)時鐘頻率較低時，電路能安全可靠地運(yùn)行。一般希望電路的上作頻率越高越好，但是當(dāng)工作頻率增大到一定時，必須考慮各個門電路是否有足夠的時間完成響應(yīng)。當(dāng) F增加時，門電路的負(fù)載就加重，因而造成響應(yīng)時間加長。通常一個門電路的輸出連接下一級門電路的輸入，如圖 53所示。對于輸出電平的上升階段，傳播延遲 tp記為 tp,LH，對于輸出電平的下降階段 tp記為 tp,HL通常上升邊的參數(shù)與下降邊的不相等。我們把電平從穩(wěn)定狀態(tài)高電平的 10％轉(zhuǎn)變到高電平 90％時所需的時間定義為上升時間tLH；反之把電平從高電平的 90％轉(zhuǎn)變到高電平的 10％時所需的時間定義為下降時間 tHL。圖 52表示了反相器的邏輯符號、輸入電壓和輸出電壓的波形。當(dāng)輸人或輸出電平為低即為 VL時，對應(yīng)于 0邏輯狀態(tài)，當(dāng)電平為高即為 VH時，則對應(yīng)于 1邏輯狀態(tài)。第五章 基本門電路 ? 數(shù)字信號的特征 ? 電路的主要性能 ? 雙極晶體管的開關(guān)特性 ? ? 晶體管 晶體管邏輯 (TTL)門 ? 肖特基晶體管 — 晶體管邏輯門 ? 發(fā)射極耦合邏輯 (ECL)門 ? NMOS門電路 ? CMOS門電路 ? MOS電路的比較 ? 數(shù)字信號的特征 ?在討論各種基本的門電路之前，先介紹一下數(shù)字集成電路中數(shù)字信號的特性。 ? 數(shù)字電路所耍處理的信息是邏輯變量，它有 0和1兩種狀態(tài)。理想的數(shù)字信號波形示于圖 數(shù)字信號的特征 ? 但實際上，在數(shù)字電路中的波形都存在一個正升過程和下降過程，而且對于所有的電路，當(dāng)輸人電壓發(fā)生變化時，輸出電壓總是需要一段時間后才會響應(yīng)。從圖中可以看出，當(dāng)輸入電壓從高電平變化到低電平時，輸出電平要經(jīng)過一個上升時間才能達(dá)到穩(wěn)定的高電平；同樣，當(dāng)輸入從低電平變化到高電平時，輸出電乎要經(jīng)過一個下降時間才能達(dá)到穩(wěn)定的低電平。 數(shù)字信號的特征 ? 另外一個重要參數(shù)稱為傳播延遲 tp它被定義為當(dāng)輸入電平和輸出電平各達(dá)到總電平的 50％時兩者之間的時間差。 ? 另一個影響電路響應(yīng)時間的重要因素是電路的負(fù)載情況。我們把連接有多少個下一級的輸入端數(shù)目稱為期出數(shù) F(fanout)。 數(shù)字信號的特征 ?在數(shù)字電路中常有一時鐘信號來控制各個門電路的工作。如果來不及響應(yīng)，就會導(dǎo)致信息傳播過程中發(fā)生錯誤。當(dāng)時鐘頻率接近于最大工作頻率時，信號仍能正常地作出響應(yīng)，即信號仍能達(dá)到規(guī)定的高電平和低電平。 數(shù)字信號的特征 電路的主要性能 ? 電路的性能包括很多方面，但最重要的是速度、功耗和所占硅片的面積。一個反相器的最大工作頻率可近似表達(dá) ? 電路的速度越高，則電路在每秒內(nèi)可以處理的數(shù)據(jù)量就越大。 ? 在電路設(shè)計中，最重要的任務(wù)之一是找出哪一個單元或者哪一條通路的響應(yīng)時間最長，并且設(shè)法縮短它的響應(yīng)時間以提高整個電路的工作速度。由于