eda課程設(shè)計(jì)報(bào)告--交通燈控制器-展示頁(yè)
2025-04-01 00:27本頁(yè)面
【正文】 電路原理圖 CPLD核心電路 數(shù)碼管顯示電路 LED指示燈電路管腳分配設(shè)計(jì)方案三、Verilog HDL 代碼設(shè)計(jì)四、系統(tǒng)調(diào)試邏輯功能模塊RTL級(jí)描述仿真圖五、總結(jié)對(duì)本次課程設(shè)計(jì)的總結(jié)六、參考文獻(xiàn)一、設(shè)計(jì)任務(wù)書設(shè)計(jì)要求（1）主干道通行（綠燈）：支干道有車24秒；支路紅燈，數(shù)碼管實(shí)時(shí)顯示倒計(jì)時(shí)的秒，秒計(jì)時(shí)的頻率為1Hz 。（２）主干道緩沖（黃燈）：6秒，(不顯示計(jì)數(shù))，秒計(jì)時(shí)的頻率為1Hz 。（４）支路緩沖（黃燈）：6秒，不顯示，秒計(jì)時(shí)的頻率為1Hz 。其他要求：（1）晶振為12 MHz（2）采用CPLD 器件，為ALTERA 的EPM7064SL44（3）采用數(shù)碼管顯示二、硬件系統(tǒng)設(shè)計(jì)電路原理圖： CPLD核心電路 數(shù)碼管顯示電路 LED指示燈電路管腳分配管腳分配：CPLD型號(hào)： FAMILY：MAX7000AE DEVICE：EPM7064AELC4410 sys_clk : pin 43 // 12Mhz 4個(gè)LED燈： led0 ~ led3 : pin 14 16 17 18 8個(gè)數(shù)碼管：8個(gè)位線：0~3(dig0~dig3)：pin 34, 33，31, 29, 4~7 (dig4~dig7)：pin 28 , 27,26 , 25 8個(gè)數(shù)據(jù)線：seg0~seg 3: pin 36, 37 ,39, 40 seg4~seg 7: pin 41, 4 , 5, 6 4個(gè)按鍵：sw0~sw3: pin 19, 20, 21, 24 設(shè)計(jì)方案三、Verilog HDL 代碼設(shè)計(jì)module ds(clk,led,dig,seg)。//輸出output[3:0] dig。output[4:0] led。reg[15:0] miao。reg[7:0] seg_r。reg[3:0] disp_dat。reg num。 //計(jì)數(shù)變量reg[1:0]f2。assign seg=seg_r。//秒產(chǎn)生信號(hào)always(posedge clk)begin count=count+139。 if(count=
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