【正文】 圖31由圖31可知，秒表系統(tǒng)的輸入只有三個(gè)，分別是晶體震蕩的時(shí)鐘信號(hào)，兩個(gè)按鍵start/stop和splite/reset，系統(tǒng)的輸出為段選信號(hào)和片選信號(hào)。圖210是由ISE得到的設(shè)計(jì)綜合圖。 圖29 按鍵消抖電路因?yàn)橐话闱闆r下按鍵在按下和松開(kāi)的瞬間會(huì)出現(xiàn)抖動(dòng)的現(xiàn)象，因此按鍵消抖電路的作用是消除按鍵抖動(dòng)的影響以及保證每按一次鍵 只輸出一個(gè)脈沖，其寬度為一個(gè)時(shí)鐘周期。 掃描控制電路包括掃描計(jì)數(shù)器、數(shù)據(jù)選擇器和7段譯碼器，控制8個(gè)數(shù)碼管以掃描方式顯示計(jì)時(shí)結(jié)果，該模塊部分VHDL源程序詳見(jiàn)附錄5。信號(hào)狀態(tài)start/stopsplit/reset11100001S0(111)S0S1S0S0S1(011)S1S3S1S2S2(010)S2S1S2S2S3(001)S3S1S3S0 表一 狀態(tài)轉(zhuǎn)換關(guān)系 圖27 圖28由圖28可以發(fā)現(xiàn)，當(dāng)start_stop為‘1’，split_reset為’0’時(shí)，在時(shí)鐘上升沿到來(lái)的時(shí)候輸出狀態(tài)由”011”變?yōu)椤?01”，接著當(dāng)start_stop為‘0’，split_reset為’1’時(shí)，在時(shí)鐘上升沿到來(lái)的時(shí)候輸出狀態(tài)由”001”變?yōu)椤?11”，接著當(dāng)start_stop為‘0’，split_reset為’0’時(shí)，在時(shí)鐘上升沿到來(lái)的時(shí)候輸出狀態(tài)保持”111”。其狀態(tài)轉(zhuǎn)換關(guān)系如表一，其VHDL源程序詳見(jiàn)附錄4。 控制器控制計(jì)數(shù)器的運(yùn)行、停止以及復(fù)位。鎖存器該模塊部分VHDL源程序詳見(jiàn)附錄3，圖25為由ModelSim所得到的仿真圖。 圖23 圖24由圖24可以發(fā)現(xiàn)，當(dāng)計(jì)數(shù)器從0計(jì)數(shù)到5的時(shí)候，又從0開(kāi)始，實(shí)現(xiàn)了模6計(jì)數(shù)的功能。下面以以模6計(jì)數(shù)器為例，其VHDL源程序詳見(jiàn)附錄2。因此需要一個(gè)100Hz的時(shí)鐘產(chǎn)生計(jì)數(shù)脈沖。該模塊的源代碼詳見(jiàn)附錄1，圖21為由ISE得到的設(shè)計(jì)綜合圖，圖22為由ModelSim所得到的仿真圖。第三章 模塊設(shè)計(jì) 分頻器對(duì)晶體振蕩器產(chǎn)生的48MHz時(shí)鐘信號(hào)進(jìn)行分頻，產(chǎn)生100Hz的時(shí)間基準(zhǔn)信號(hào)。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部和內(nèi)部，即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL語(yǔ)言簡(jiǎn)介VHDL全名VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核。在業(yè)界，它被認(rèn)為是最優(yōu)秀的HDL語(yǔ)言仿真軟件。 下載：包括BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流文件，還包括了IMPACT，功能是進(jìn)行芯片配置和通信，控制將程序燒寫(xiě)到FPGA芯片中去。 仿真：ISE本身自帶了一個(gè)具有圖形化波形編輯功能的仿真工具HDL Bencher，同時(shí)又提供了使用Model Tech公司的Modelsim進(jìn)行仿真的接口。設(shè)計(jì)輸入：ISE提供的設(shè)計(jì)輸入工具包括用于HDL代碼輸入和查看報(bào)告的ISE文本編輯器（The ISE Text Editor），用于原理圖編輯的工具ECS（The Engineering Capture System），用于生成IP Core的Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的StateCAD以及用于約束文件編輯的Constraint Editor等。 ISE的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載，涵蓋了可編程邏輯器件開(kāi)發(fā)的全過(guò)程，從功能上講，完成CPLD/FPGA的設(shè)計(jì)流程無(wú)需借助任何第三方EDA軟件。在秒表暫停計(jì)時(shí)的情況下，按下“Split/Reset”鍵，秒表復(fù)位歸零。在秒表正常運(yùn)行的情況下，如果按下“Start/Stop”鍵，則秒表暫停計(jì)時(shí)；再次按下該鍵，秒表繼續(xù)計(jì)時(shí)。 圖 12 系統(tǒng)功能要求秒表的計(jì)時(shí)范圍為00’00”00 ~ 59’59”99。系統(tǒng)框圖如下圖所示。 采用VHDL硬件描述語(yǔ)言進(jìn)行軟件設(shè)計(jì)，最后將程序下載到電路板上運(yùn)行。第二章 設(shè)計(jì)背景 方案設(shè)計(jì)本次試驗(yàn)采用如下方案：由基本數(shù)字邏輯單元進(jìn)行設(shè)計(jì),它由振蕩器產(chǎn)生一定頻率的方波脈沖，該信號(hào)的頻率為48MHz，之后由分頻器對(duì)方波脈沖進(jìn)行分頻，分別得到實(shí)驗(yàn)所需的1KHz和100Hz兩種頻率，以達(dá)到設(shè)計(jì)電路所需的頻率脈沖，100Hz脈沖作為時(shí)鐘信號(hào)驅(qū)動(dòng)計(jì)數(shù)器進(jìn)行計(jì)數(shù)，1KHz作為掃描頻率，產(chǎn)生計(jì)數(shù)信號(hào)，最后由一個(gè)38譯碼器譯碼并在數(shù)碼管上顯示。 對(duì)于某些小批量應(yīng)用的場(chǎng)合， 甚至可以直接利用FPGA實(shí)現(xiàn)， 無(wú)需再去訂制專門(mén)的數(shù)字芯片。面對(duì)如此巨大的市場(chǎng)， 要求數(shù)字集成電路的設(shè)計(jì)周期盡可能短、 實(shí)驗(yàn)成本盡可能低， 最好能在實(shí)驗(yàn)室直接驗(yàn)證設(shè)計(jì)的準(zhǔn)確性和可行性， 因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA。給出部分模塊的VHDL源程序和仿真結(jié)果,仿真結(jié)果表明該設(shè)計(jì)方案的正確,展示了VHDL語(yǔ)言的強(qiáng)大功能和優(yōu)秀特性。該設(shè)計(jì)具有外圍電路少、集成度高、可靠性強(qiáng)等優(yōu)點(diǎn)。 電 子 科 技 大 學(xué)《數(shù)字秒表課程設(shè)計(jì)》姓 名: xxx學(xué) 號(hào)： 學(xué) 院： 指導(dǎo)老師：xx摘要EDA技術(shù)作為電子工程領(lǐng)域的一門(mén)新技術(shù)，極大的提高了電子系統(tǒng)設(shè)計(jì)的效率和可靠性。采用VHDL硬件描述語(yǔ)言， 運(yùn)用ModelSim等EDA仿真工具。 通過(guò)數(shù)碼管驅(qū)動(dòng)電路動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。關(guān)鍵詞：FPGA, VHDL, EDA, 數(shù)字秒表目錄第一章 引言 4第二章 設(shè)計(jì)背景 5 方案設(shè)計(jì) 5 系統(tǒng)總體框圖 5 FPGA實(shí)驗(yàn)板 5 系統(tǒng)功能要求 6 開(kāi)發(fā)軟件 6 6 ModelSim簡(jiǎn)介 6 VHDL語(yǔ)言簡(jiǎn)介 7第三章 模塊設(shè)計(jì) 8 分頻器 8 計(jì)數(shù)器 8 數(shù)據(jù)鎖存器 9 控制器 9 掃描控制電路 10 按鍵消抖電路 11第四章 總體設(shè)計(jì) 12第五章 結(jié)論 13附錄 14第一章 引言數(shù)字集成電路作為當(dāng)今信息時(shí)代的基石，不僅在信息處理、工業(yè)控制等生產(chǎn)領(lǐng)域得到普及應(yīng)用，并且在人們的日常生活中也是隨處可見(jiàn)， 極大的改變了人們的生活方式。 對(duì)于芯片設(shè)計(jì)而言， FPGA的易用性不僅使得設(shè)計(jì)更加簡(jiǎn)單、快捷， 并且節(jié)省