【正文】 (3 downto 0)。 s_2 : in STD_LOGIC_VECTOR (3 downto 0)。use 。end if。 when 10=state=011。 then if state=111 then case SR is when 10=state=011。 count_dis:out STD_LOGIC)。use 。 count_out5=count_in5。 count_out6 : out STD_LOGIC_VECTOR (3 downto 0))。 count_in4 : in STD_LOGIC_VECTOR (3 downto 0)。use 。139。 end if。 else if rising_edge(clk) and clk=39。 out10 : out STD_LOGIC_VECTOR (3 downto 0))。use 。139。 end if。 else if rising_edge(clk) and clk=39。 out10 : out STD_LOGIC_VECTOR (3 downto 0))。use 。fre100hz:process(count_1k_curr(3)) isbegin if rising_edge(count_1k_curr(3)) and count_1k_curr(3)=39。end process。)。139。)。 signal count_1k_curr:std_logic_vector(3 downto 0):=(others=39。039。 Unment the following library declaration if instantiating any Xilinx primitives in this code.library UNISIM。本文所介紹數(shù)字秒表設計方法， 采用了當下最流行的EDA設計手段。 圖29 按鍵消抖電路因為一般情況下按鍵在按下和松開的瞬間會出現(xiàn)抖動的現(xiàn)象，因此按鍵消抖電路的作用是消除按鍵抖動的影響以及保證每按一次鍵 只輸出一個脈沖，其寬度為一個時鐘周期。 控制器控制計數(shù)器的運行、停止以及復位。因此需要一個100Hz的時鐘產(chǎn)生計數(shù)脈沖。VHDL的程序結(jié)構(gòu)特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部和內(nèi)部，即設計實體的內(nèi)部功能和算法完成部分。在業(yè)界，它被認為是最優(yōu)秀的HDL語言仿真軟件。 ISE的主要功能包括設計輸入、綜合、仿真、實現(xiàn)和下載，涵蓋了可編程邏輯器件開發(fā)的全過程，從功能上講，完成CPLD/FPGA的設計流程無需借助任何第三方EDA軟件。系統(tǒng)框圖如下圖所示。面對如此巨大的市場， 要求數(shù)字集成電路的設計周期盡可能短、 實驗成本盡可能低， 最好能在實驗室直接驗證設計的準確性和可行性， 因而出現(xiàn)了現(xiàn)場可編程邏輯門陣列FPGA。采用VHDL硬件描述語言， 運用ModelSim等EDA仿真工具。文中著重介紹了一種基于FPGA利用VHDL硬件描述語言的數(shù)字秒表設計方法， 在設計過程中使用基于VHDL的EDA工具ModelSim對各個模塊仿真驗證， 并給出了完整的源程序和仿真結(jié)果。有兩個按鈕開關Start/Stop和Split/Reset，控制秒表的啟動、停止、分段和復位：在秒表已經(jīng)被復位的情況下，按下“Start/Stop”鍵，秒表開始計時。綜合：ISE的綜合工具不但包含了Xilinx自身提供的綜合工具XST，同時還可以內(nèi)嵌Mentor Graphics公司的Leonardo Spectrum和Synplicity公司的Synplify，實現(xiàn)無縫鏈接。其個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。現(xiàn)在，VHDL和VERILOG作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。圖23為由ISE得到的設計綜合圖，圖24為由ModelSim所得到的仿真圖。圖27為由ISE得到的設計綜合圖，圖28為由ModelSim所得到的仿真圖。 圖210第四章 總體設計各部分模塊完成后,需要將各個模塊組合起來完成數(shù)字秒表的整體結(jié)構(gòu)。利用EDA設計工具，結(jié)合基于FPGA的可編程實驗板， 輕松實現(xiàn)電子芯片的設計， 現(xiàn)場觀察實驗結(jié)果，大大縮短了產(chǎn)品的設計周期和調(diào)試周期，提高了設計的可靠性和成功率， 體現(xiàn)了邏輯器件在數(shù)字設計中優(yōu)越性。 out_10k:out STD_LOGIC。039。 signal count_100hz_next:std_logic_vector(3 downto 0):=(others=39。)。end process。end process。039。 end if。use 。beginprocess(clk,rst)begin if rst = 39。139。 end if。 and con=9 else 39。use 。beginprocess(clk,rst)begin if rst = 39。139。 end if。 and con=9 else 39。use 。 count_out1 : out STD_LOGIC_VECTOR (3 downto 0)。139。end process。entity control is port( start_stop:in STD_LOGIC。 signal SR:STD_LOGIC_VECTOR(1 DOWNTO 0)。 elsif state=011 then case SR is when 01=state=010。 elsif state=010 then case SR is when 01=state=011。En=state(1)。use 。 shumaguan : out STD_LOGIC_VECTOR (7 downto 0)。139。多路選擇器MUL:process(count) isbegincase count is when 000=BCD=hs_1。 when others=BCD=1111。 when 0101=duansel=0100100。 if count=011 or count=110 then dp=39。 when 011=sig=11110111。shumaguan=sig。entity key_debounce is Port ( clk : in STD_LOGIC。 then t=000。