[經濟學]第二章中央處理器與指令系統(tǒng)-展示頁
2025-01-28 16:36本頁面
【正文】 程序計數(shù)器 （ PC）：存放指令的地址，從存儲器取指令時根據(jù) PC 值進行。下午 4時 35分 1 課程號碼 : EE202014 教學年級 : 二年級 授課教師 : 趙忠華 上課教室 : 東上院 405 嵌入式系統(tǒng)原理與實驗 下午 4時 35分 2/60 第二章 CPU與指令系統(tǒng) CPU基本概念 指令的執(zhí)行過程 指令的流水執(zhí)行 指令系統(tǒng) 下午 4時 35分 3/60 CPU基本概念 CPU的 基本功能 ? 指令控制 ? 操作控制 ? 數(shù)據(jù)運算 ? 異常和中斷處理 CPU的 擴展功能 ? 存儲管理 ? 數(shù)據(jù)緩存 ? 總線管理 ? 功耗管理 下午 4時 35分 4/60 ? CPU的基本構成： – 控制器，運算器，寄存器 [cache、 MMU] ? 寄存器 ：用于（臨時）存放各種信息。 – 指令寄存器 （ IR）：存放當前執(zhí)行的指令，為指令譯碼器提供指 令信息。 – 數(shù)據(jù)寄存器 （ DR）：存放操作數(shù)和運算結果，以減少訪問存儲器 的次數(shù)。 – 狀態(tài)寄存器 （ SR）：存儲運算中的狀態(tài)，作為控制程序的條件。通常有 2 種建立方法 ： – 用 數(shù)據(jù)總線 （單總線，雙總線，多總線） – 用 專用通路 （如 MIPS） CPU基本概念 下午 4時 35分 5/60 數(shù)據(jù)總線結構 ? 在各寄存器以及 ALU之間建立一條或幾條公共的數(shù)據(jù)總線，寄存器間的數(shù)據(jù)傳輸通過這些總線完成。 ? 總線上可以有多個部件同時接收數(shù)據(jù)，但任一時刻只能有一個部件向同一條總線發(fā)送數(shù)據(jù)。 指令譯碼 / 控制器 I R P C M A R M DR R0 Rn 1 Y SR Z A B A L U 存儲器 控制 信號 地址總線 數(shù)據(jù)總線 下午 4時 35分 6/60 周期概念 指令周期 : – 從一條指令的啟動到下一條指令的啟動的時間間隔。 每個基本操作的時間 稱為 機器周期 。 時鐘周期 : – 是計算機 時鐘主頻的周期 。 下午 4時 35分 7/60 采用單總線結構 ： – 如 ADD R3, R1, R2 (1) PC→MAR (2) PC+1→PC 圖 5 1 單總線 C P U 的結構指令譯碼 /控制器IRPCM A RM D RR 1R 3YSR ZA BA L U存儲器控制信號地址總線數(shù)據(jù)總線R 2PC MAR 一、 運算指令 的執(zhí)行過程 指令的執(zhí)行過程 下午 4時 35分 8/60 單總線結構： – 如 ADD R3, R1, R2 (1) PC→MAR (2) PC+1→PC (3) DBUS→MDR (4) MDR→IR 圖 5 1 單總線 C P U 的結構指令譯碼 /控制器IRPCM A RM D RR 1R 3YSR ZA BA L U存儲器控制信號地址總線數(shù)據(jù)總線R 2MDR IR 指令譯碼器 一、運算指令的執(zhí)行過程 指令的執(zhí)行過程 下午 4時 35分 9/60 單總線結構： – 如 ADD R3, R1, R2 (1) PC→MAR (2) PC+1→PC (3) DBUS→MDR (4) MDR→IR (5) R1→Y 圖 5 1 單總線 C P U 的結構指令譯碼 /控制器IRPCM A RM D RR 1R 3YSR ZA BA L U存儲器控制信號地址總線數(shù)據(jù)總線R 2R1 Y 一、運算指令的執(zhí)行過程 指令的執(zhí)行過程 下午 4時 35分 10/60 單總線結構： – 如 ADD R3, R1, R2 (1) PC→MAR (2) PC+1→PC (3) DBUS→MDR (4) MDR→IR (5) R1→Y (6) R2 + Y→Z 圖 5 1 單總線 C P U 的結構指令譯碼 /控制器IRPCM A RM D RR 1R 3YSR ZA BA L U存儲器控制信號地址總線數(shù)據(jù)總線R 2R2 Z 一、運算指令的執(zhí)行過程 指令的執(zhí)行過程 下午 4時 35分 11/60 單總線結構： – 如 ADD R3, R1, R2 (1) PC→MAR (2) PC+1→PC (3) DBUS→MDR (4)
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