【正文】 投片費大增。 常用異步信號與同步電路接口的同步器電路 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 可編程邏輯實驗數(shù)字系統(tǒng) 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 ?當(dāng)今社會是數(shù)字化社會， 數(shù)字集成電路應(yīng)用非常廣泛， 其發(fā)展從電子管、 晶體管、 SSI、 MSI、 LSI、 VLSI到ULSI， 其規(guī)模幾乎平均每 18個月翻一番（摩爾定律）。在異步電路與同步電路接口處常用同步器處理，在異步電路設(shè)計中要專門處理。 ? tMET：亞穩(wěn)態(tài)持續(xù)的統(tǒng)計平均時間。一般器件供應(yīng)商會提供 MTBF （ mean time between failures)和 tMET數(shù)據(jù)供設(shè)計參考。如圖所示，當(dāng)輸入 D與時鐘 CLK1同時在亞穩(wěn)態(tài)時間窗內(nèi)翻轉(zhuǎn)時， D觸發(fā)器的輸出可能出現(xiàn)一種不是 1，也不是 0的不確定中間狀態(tài)，并可能維持一段時間，稱亞穩(wěn)態(tài)。 “ 保持時間 ” 定義為在時鐘跳變后數(shù)據(jù)必須保持穩(wěn)定的時間 。 ?在異步電路設(shè)計中用到 RS觸發(fā)器和其它觸發(fā)器 。 ABYYt?IL(max)VABIL(max)VABYYt?ABIH (min) V IH (min) V 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 2） 觸發(fā)器 ?我們把具有存儲記憶一位二值信號功能的基本單元電路稱為觸發(fā)器 。 ? 組合邏輯的冒險：競爭導(dǎo)致邏輯輸出出現(xiàn)不正確的尖峰信號，稱為“ 毛刺 ”。 ? 邏輯器件負(fù)載模型： CMOS邏輯器件的負(fù)載可等效為 RC電路，負(fù)載越多，電容越大。如一個非門的輸出連接了三個邏輯門的輸入，則稱該非門的扇出為 3。 傳輸延時 。 慣性延時 。 B 0 1 Z Z B S 1 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 邏輯門相關(guān)基本概念 ? 四值邏輯：邏輯值 邏輯值 0、未知值 X 、高阻值 Z。 B A B 0 0 0 1 A B A 常用邏輯門的邏輯符號及真值表如圖 所示 。 最基本的邏輯門有 與門 、 或門 、 非門 三種 ， 由此導(dǎo)出的邏輯門有與非門 、 或非門 、 異或門等 ， 如與非門是由與門和非門結(jié)合起來的邏輯門 ， 或非門是由或門和非門結(jié)合起來的邏輯門 。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 圖 21 層次設(shè)計的級別 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 2 基本邏輯電路 任何復(fù)雜的數(shù)字系統(tǒng)從原理上而言 ， 最終都可以分解成基本的邏輯門和存儲器元件 。 通過對基本單元進(jìn)行組合 , 可以構(gòu)成較大、 較復(fù)雜的 A、 B、 C單元， 而A、 B、 C單元進(jìn)一步用于構(gòu)成更大的 X單元和 Y單元。 通常將這種基本構(gòu)造模塊（無論簡單還是復(fù)雜）稱作單元（ cell）。 （ 80年代，現(xiàn)在仍為一種主流方法） ? 混合使用各種器件，發(fā)揮各自的優(yōu)勢。 （現(xiàn)在逐步蠶食 ASIC的低端市場，并將成為一種主流方法） ? 通用微處理器、 DSP 。 （ 90年代盛行 ， 現(xiàn)在大規(guī)模產(chǎn)品中繼續(xù)使用 ） ? 可編程邏輯陣列（ Programmable Logic Device）。 如： 74 系列 ,4000系列等，電路體積大、重量大、功耗大、可靠性低。 存儲器 ?數(shù)字系統(tǒng)的組成 :數(shù)字系統(tǒng)通常由輸入電路、輸出電路、控制電路、數(shù)字處理電路和存儲器組成 。第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 數(shù)字系統(tǒng)設(shè)計與 FPGA應(yīng)用 主講教師：陳文藝 西安郵電學(xué)院 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 第 一講 數(shù)字系統(tǒng)與 FPGA設(shè)計概述 內(nèi)容： ?數(shù)字系統(tǒng)概述 ?數(shù)字邏輯設(shè)計基礎(chǔ)器件和概念 ?可編程邏輯器件概述 ?可編程邏輯器件中的 IP核概述 ?數(shù)字系統(tǒng)設(shè)計方法 ?FPGA設(shè)計流程 ?Verilog HDL概述 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 數(shù)字系統(tǒng)概述 ?常見數(shù)字系統(tǒng)：微處理機(jī)系統(tǒng)、數(shù)字信號處理系統(tǒng)、數(shù)字通信系統(tǒng)、數(shù)字編解碼和加解密電路、數(shù)字多功能智能接口等。目前數(shù)字系統(tǒng)單片等效邏輯門總數(shù)達(dá)到幾百甚至幾千萬門的已較常見。 控制 電路 數(shù)字處理 電路 輸入 電路 輸出 電路 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 數(shù)字系統(tǒng)實現(xiàn)方法 ? 通用集成電路。 (70、 80年代主流） ? 專用集成電路 ASIC(Application Specific Integrated Circuits)， 如： Modem , MP3 decoder等 。如：Xilinx的 spartan系列， Altera的 Cyclone系列。如 8051單片機(jī)、 ARM32位 MCU，TMS320C5x系列 DSP等。（發(fā)展趨勢） 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 數(shù)字邏輯設(shè)計基礎(chǔ)器件和概念 1 單元與層次 ? 在數(shù)字邏輯設(shè)計中， 一般采用基本構(gòu)造模塊來組成數(shù)字系統(tǒng)。 ?基本單元是系統(tǒng)的基本構(gòu)成模塊。這種設(shè)計方式可稱作層次設(shè)計方法。 1） 邏輯門 邏輯門是設(shè)計數(shù)字系統(tǒng)的基礎(chǔ) 。 在輸入輸出和總線設(shè)計中還常用到 三態(tài)門 。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 圖 22 常用門的表示 與 門： A B 0 0 1 1 0 1 0 1 A B 或 門： A B 0 0 1 1 0 1 0 1 A ＋ B 0 1 1 1 A B A ＋ B 非 門： A A 0 1 1 0 A A 與非門： A B 0 0 1 1 0 1 0 1 1 1 1 0 A B 或非門： A B 0 0 1 1 0 1 0 1 1 0 0 0 A B A B B A + B A + 三態(tài)門： A A S 0 0 1 1 1 0 0 ? 邏輯器件延時： 0=1 上升延時， 1=0 下降延時， 0、 x=Z 關(guān)斷延時。 ? 邏輯路徑延時：邏輯器件間互連線的延時。 ? 邏輯器件扇出：定義邏輯器件輸出連接的負(fù)載數(shù)目為扇出。扇出越大，負(fù)載越大，等效傳輸延時越大。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 邏輯門相關(guān)基本概念 ? 組合邏輯的競爭：門電路多個輸入信號同時向相反的邏輯電平跳轉(zhuǎn)。組合邏輯電路中有“毛刺”出現(xiàn)，就說明該電路存在“ 冒險 ”。 ? 根據(jù)觸發(fā)器電路結(jié)構(gòu)和功能的不同 ， 可以分為 RS觸發(fā)器 、 JK觸發(fā)器 、 D觸發(fā)器 、 T觸發(fā)器和 T′觸發(fā)器等 ?在目前的數(shù)字系統(tǒng)同步電路設(shè)計中 ， 一般只使用 D觸發(fā)器 。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 ?(a) 符號； (b) 功能特點 ； (c)建立 、 保持時間 ?“ 建立時間 ” 定義為在時鐘跳變前數(shù)據(jù)必須保持穩(wěn)定（ 無跳變 ） 的時間 。 D觸發(fā)器 D ( t ) D D Q Q Q ( t ) ) ( Q t CLK ( a ) ( b ) 0 1 1 D ( t ) Q ( t ＋ T ) 0 Q ( t ＋ T )＝ D(t) D CLK 建立時間 保持時間 ( c ) Clear 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 D觸發(fā)器的亞穩(wěn)態(tài) (metastability)概念 ? 當(dāng)某個異步信號被送入一個同步觸發(fā)器時，就可能發(fā)生亞穩(wěn)態(tài)現(xiàn)象。 D Q CLK1 異步輸入 輸出 CLK1 D Q 亞穩(wěn)態(tài) 亞穩(wěn)態(tài)時間窗 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 D觸發(fā)器的亞穩(wěn)態(tài)特性 ?亞穩(wěn)態(tài)是觸發(fā)器的固有特性，不可能消除，只能盡量減小亞穩(wěn)態(tài)的持續(xù)時間。 ? MTBF：兩次亞穩(wěn)態(tài)出現(xiàn)的統(tǒng)計平均間隔時間。 ? 祥見 AN042： ALTERA器件的亞穩(wěn)態(tài)問題 ?設(shè)計中盡量避免出現(xiàn)亞穩(wěn)態(tài)問題，采用同步設(shè)計是目前最好的辦法。 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 D觸發(fā)器的亞穩(wěn)態(tài)參數(shù) MTBF：兩次亞穩(wěn)態(tài)出現(xiàn)的統(tǒng)計平均間隔時間 tMET：亞穩(wěn)態(tài)持續(xù)的統(tǒng)計平均時間。 ? ASIC 是專門為某一應(yīng)用領(lǐng)域或某一專門用戶需要而設(shè)計制造的集成電路。 ?可編程邏輯器件 PLD（ Programmable Logic Device）是從 可編程邏輯陣列 和 ASIC中發(fā)展出來的新器件。 可編程邏輯器件 的發(fā)展概況 第一講 數(shù)字系統(tǒng)與 FPGA設(shè)計 概述 西安郵電學(xué)院 ASIC的分類 PROM EPROM EEPROM PLA PAL GAL FPGA CPLD 簡單低密度 PLD 復(fù)雜高密度 PLD 門陣列 標(biāo)準(zhǔn)單元 PLD 半定制 全定制 線