【正文】 4096000 分頻后得到周期為 1s 的時鐘。下面將對各部分電路一一解釋。 根據(jù)以上四點，可以設(shè)計并繪制出原理圖，如圖 3 所示。 （ 4）、譯碼顯示電路。 第 5 頁 共 26 頁 （ 3）、減法計數(shù)器。 （ 2）、中央控制電路。 根據(jù)以上三點，本次設(shè)計大體可以分為四大部分： （ 1）、分頻電路。 （ 2）、能夠產(chǎn)生 1 秒的時鐘。 圖 2 十字路口交通燈示意圖 完成整體設(shè)計構(gòu)想以后，在 Quartus II 綜合性 PLD 開發(fā) 平臺上，用 Verilog HDL 硬件描述語言編寫各設(shè)計模塊的程序，然后在 EDA6000 實驗箱上驗證可以實現(xiàn)交通燈控制器的功能，最后制作 PCB 板，實現(xiàn)電路整體設(shè)計方案。 此四種狀態(tài)反復(fù)輪回運行便構(gòu)成了一個十字路口交通燈。 ③ 狀態(tài) 2：南北方向綠燈亮，東西方向紅燈亮，用以南北方向的車輛通行。還有紅、綠、黃燈顯示的次序要符合實際交通道路控制的要求，根據(jù)對現(xiàn)實中的十字路口交通燈的觀察，發(fā)現(xiàn)交通燈的形式雖然有多種多樣，但是基本的結(jié)構(gòu)是不變 第 4 頁 共 26 頁 的，其主要工作狀態(tài)有以下幾種： ① 狀 態(tài) 0：東西方向綠燈亮，南北方向紅燈亮，用以東西方向的車輛通行。 通過基于 PLD 的交通燈控制電路設(shè)計，讓制作 者熟悉掌握 EDA 技術(shù)，并能夠運用硬件描述語言對 PLD 器件進行程序編寫，通過對 PLD 芯片的選擇和硬件電路實現(xiàn)，讓設(shè)計者能夠基本掌握該項技術(shù)。 目前交通信號燈，大部分都是用單片機控制，加上無線通 信來實現(xiàn)的。如：有基于單片機的交通燈，有基于 FPGA 的也有基于 PLD 的。 （ 3） 在 EDA 實驗開發(fā)系統(tǒng)上完成電路的設(shè)計 與驗證后，根據(jù)設(shè)計電路的輸入和輸出設(shè)備的需要設(shè)計并制作 PCB 板，完成基于 PLD 的交通燈控制電路的設(shè)計。 1 方案論證 根據(jù)畢業(yè)設(shè)計任務(wù)書的要求，本次設(shè)計必須滿足以下要求： （ 1） 用 PLD 芯片實現(xiàn)交通燈控制電路的設(shè)計。也可將 ADC 采樣的到數(shù)據(jù)上載到 PC 機的軟件中，供學(xué)生分析、觀察、保存。實驗儀運行的結(jié)果可以在軟件上觀察到，如果想觀察高速信號，就用邏輯分析儀采樣，傳上來進行分析。 （ 2）軟、硬件結(jié)合。支持 XCS05/ XC9572/10 XCV200、 FLEX10K MAX7128S等多種系列 FPGA/EPLD 芯片。該系統(tǒng)的優(yōu)點很多，這里只介紹其中最重要，也是在 PLD 設(shè)計 過程中運用得最多的兩個功能。 EDA6000 實驗開發(fā)系統(tǒng) 。與之相比， VHDL 的學(xué)習(xí)要困難一些。 Verilog HDL 就是在用途最廣泛 的 C語言的基礎(chǔ)上發(fā)展起來的一種件描述語言， 其 最大特點就是易學(xué)易用，如果有 C 語言的編程經(jīng)驗，可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握 。 Verilog HDL 是一種硬件描述語言（ HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。也是廣大師生在學(xué)習(xí) EDA 過程中 運用得最多的 PLD 開發(fā)軟件。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點 ，并 支持 MAX7000/MAX3000 等乘積項器件 ，為目前常用的 EDA 開發(fā)軟件。 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 Verilog HDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。連線資源：由各種長度的連線線段組成，其中也有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入／輸出塊之間的連接。 （ 2）、 輸入／輸出塊 。 第 2 頁 共 26 頁 雖然名字和復(fù)雜程度各不相同，但是一個 PLD 器件一般由 三大部分組成 ，其結(jié)構(gòu)如圖 1 所示。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路 (ASIC)芯片，而且希望 ASIC 的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的 ASIC 芯片，并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列 (FPGA)和復(fù)雜可編程邏輯器件(CPLD)。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路 (VLSIC，幾萬門以上 )以及許多具有特定功能的專用集成電路。 PLD 的這些優(yōu)點使得 PLD 技術(shù)在 90 年代以后得到飛速的發(fā)展，同時也大大推動了 EDA 軟件和硬件描述語言（ HDL)的進步。在 PCB 完成以后，還可以利用 PLD 的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。 PLD 如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法 ，或是硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，它的影響絲毫不亞于 70 年代單片機的發(fā)明和使用。 可編程邏輯器件 (PLD)。在對程序驗證正確，并論證其現(xiàn)實可行后，還需要運用電路知識和 PCB 設(shè)計軟件 Protel 99SE 制作 電路板。設(shè)計的各個模塊功能都要運用到 Verilog HDL 硬件描述語言、 Quartus II 綜合性 PLD 開發(fā)平臺 對其進行編寫和模擬仿真。 本次設(shè)計是采用可編程邏輯器件（ PLD）為主控制器 芯片 ，通過 Quartus II 綜合性PLD 開發(fā)平臺，用 Verilog HDL 硬件描述語言 完成控制器電路的程序設(shè)計和仿真驗證 ，然后將設(shè)計結(jié)果編程 下載到 PLD 芯片中 ，通過 PLD 的 I/O 口輸出信號 ,控制外圍電路連接以實現(xiàn)對交通燈的控制。紅燈亮禁止通行； 綠燈亮允許通行；黃燈亮則給行駛中的車輛有時間?？吭诮芯€外。 第 1 頁 共 26 頁 引言 交通燈控制器件在我們的日常生活中有著很重要的意義。由一條主干道和一條支干道的匯合點形成十字交叉路口，為確保車輛安全、迅速地通行，在交叉路口的每個入口處設(shè)置了紅、綠、黃三色信號燈。實現(xiàn)紅、綠燈的自動指揮對城市交通管理現(xiàn)代化有著重要的意義。 在該設(shè)計的制作過程中 Quartus II 綜合性 PLD 開發(fā)平臺 和Verilog HDL 硬件描述語言必不可少的工具。并將所寫程序下載至 EDA6000 實驗開發(fā)系統(tǒng)上，對各方面功能進行模擬硬件電路驗證實現(xiàn)。 下面簡要介紹 可編程邏輯器件 (PLD)、 Quartus II 綜合性 PLD 開發(fā)平臺 、 Verilog HDL硬件描述語言和 EDA6000 實驗開發(fā)系統(tǒng) 。 PLD 是可編程邏輯器件（ Programable Logic Device）的簡稱 。 PLD 能完成任何數(shù)字器件的功能，上至高性能 CPU,下至簡單的 74 電路，都可以用 PLD 來實現(xiàn)。通過軟件仿真，我們可以事先驗證設(shè)計的正確性。使用 PLD 來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少 PCB面積，提高系統(tǒng)的可靠性。 隨著科學(xué)的發(fā)展，社會的進步， 數(shù)字集成電路本身在不斷地進行更新?lián)Q代。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。 本次設(shè)計所運用到的 EPM7128SLC8415 便是 復(fù)雜可編程邏輯器件 (CPLD)的一個代表。 （ 1）、 一個二維的邏輯塊陣列，構(gòu)成了 PLD 器件的邏輯組成核心。 （ 3）、 連接邏輯塊的互連資源。 圖 1 典型的 PLD 框圖 Quartus II 綜合性 PLD 開發(fā) 平臺 。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。 此外由于 Quartus II 簡單易學(xué)功能強大， 所以在許多大中院校中 被選為 EDA 課程學(xué)習(xí)的配套軟件。 Verilog HDL 硬件描述語言 。 Quartus II 開發(fā)軟件中支持 VHDL、 Verilog HDL 等硬件描述語言。 由于 HDL 語言本身是專門面向硬件與系統(tǒng)設(shè)計的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計實際電路 第 3 頁 共 26 頁 的經(jīng)驗。但 Verilog HDL 較自由的語法，也容易造成初學(xué)者犯一些錯誤，這一點要注意。 EDA6000 是南京偉福公司結(jié)合多年 PLD、 EDA、 DSP 及SOPC 開發(fā)經(jīng)驗，分析國內(nèi)外多種 EDA 實驗開發(fā)系統(tǒng)，取長補短，研制出的 EDA 實驗開發(fā)系統(tǒng)。 （ 1）多芯片。本次設(shè)計用到的是 MAX7128S 芯片。 EDA6000 實驗系統(tǒng)采用軟、硬件結(jié)合技術(shù)，可以在 PC 機的軟件（偉福 6000）上定義實驗所要連線，下載到實驗儀上即可。軟件 可以將 RAM 的數(shù)據(jù)下載到實驗儀上，供實驗儀做 VGA、 DAC 等數(shù)據(jù)輸出類實驗。由于這個優(yōu)點，為程序的模擬硬件電路實現(xiàn)提供了很大的方便。 （ 2） 能設(shè)置道路東西和南北兩側(cè)通行和禁止的倒計時時間，最大設(shè)置時間為 99 秒，最小設(shè)置時間為 1 秒，紅、綠、黃燈顯示的次序符合實際交通道路控制的要求。 1． 1 整體設(shè)計構(gòu)想 在查閱資料后可以得知，交通燈控制系統(tǒng)的設(shè)計平臺有很多種。在眾多設(shè)計中，基于單片機的交通燈控制系統(tǒng)是最具有實用價值的。 基于 PLD 的交通燈控制系統(tǒng)的設(shè)計題是在 PLD 學(xué)習(xí)中一個最經(jīng)典，最典型的題目 ，尤其是定時器和計數(shù)器那部分 。 根據(jù)第（ 2）項的要求，要能夠設(shè)置道路東西和南北兩側(cè)通行和禁止的倒計時時間，最大設(shè)置時間為 99 秒，最小設(shè)置時間為 1 秒，所以要在路口要放置數(shù)碼管，用以倒計時的顯示。 ② 狀態(tài) 1：東西方向黃燈亮，用于給予東西方向通行的車輛以準(zhǔn)備停止的時間。 ④ 狀態(tài) 3：南北方向黃燈亮，用于告給予南北方向通行的車輛以準(zhǔn)備停止的時間。圖 2 就是這四種狀態(tài)的示意圖。 程序設(shè)計方案 根據(jù)任務(wù)書的要求，該交通燈控制系統(tǒng)主要有這幾個功能 （ 1）、能夠產(chǎn)生倒計時，可以設(shè)置倒計時的大?。吹褂嫊r起始時間），并能顯示出來。 （ 3）、能夠控制紅、黃、綠燈的顯示。將外部晶振分頻用 于產(chǎn)生