【正文】 構，其工作原理類似于 ROM。 CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對 CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器 G、 F和 H的輸出可以連接到 CLB輸出端 X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這個函數(shù)發(fā)生器能實現(xiàn) 3輸入變量的各種組合函數(shù)。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。 CLB中 3個邏輯函數(shù)發(fā)生器分別是G、 F和 H，相應的輸出是 G’、 F’和 H’。 [4] FPGA的主要組成部分。這 3種可編程電路是：可編程邏輯模塊（ CLBConfigurable Logic Block）、輸入 /輸出模塊（ IOBI/O Block）和互連資源（ IR— Interconnect Resource）。 [3] FPGA 基本結構 FPGA具有掩膜可編程門陣列的通用結構，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設計。使用CPLD/FPGA開發(fā)數(shù)字電路，可以大大縮短設計時間，減少 PCB面積，提高系統(tǒng)的可靠性。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設計一個數(shù)字系統(tǒng)。 第二章 FPGA 簡介 FPGA 概述 FPGA是現(xiàn)場可編程門陣列（ Field Programmable Gate Array）的簡稱，與之相應的 CPLD是復雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA。具有校時以及整點報時功能，可以對時、分進行單獨校對，使其校正到標準時間。近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求，多功能數(shù)字鐘不管在 性能還是在樣式上都發(fā)生了質的變化，有電子鬧鐘、數(shù)字鬧鐘等等。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失，因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。新產(chǎn)品、新技術層出不窮，電子技術的發(fā)展更是日新月異。因此，本設計采用可編程邏輯器件實現(xiàn)。數(shù)字鐘可以由各種技術實現(xiàn)，如單片機等。 [2] EDA 技術以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達方式，以計算機和大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，自動完成用軟件的方式設計的電子系統(tǒng)到硬件系統(tǒng)的邏輯 編譯、邏輯化簡、邏輯分割、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或專用集成芯片的一門新技術。 EDA 技術正是為了適應現(xiàn)代電子技術的要求，吸收眾多學科最新科技成果而形成的一門新技術。 課題相關技術的發(fā)展 當今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展。因此研究數(shù)字鐘以及擴大其應用有著非?，F(xiàn)實的意義。 [1] 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。因此，按鍵信息輸入是與軟件結構密切相關的過程。 ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器；而 FPGA是特殊的 ASIC芯片，與其它的 ASIC芯片相比，它具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質量穩(wěn)定以及可實時在線檢測等優(yōu)點。前者以微細加工技術為代表，而后者的代表就是電子設計自動化（ electronic design automatic, EDA）技術。 作者簽名： 日 期： 第一章 緒論 現(xiàn)代社會的標志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強，復雜程度越來越高，更新步伐越來越快。對本研究提供過幫助和做出過貢獻的個人或集體，均已在文中作了明確的說明并表示了謝意。 基于 FPGA 的多功能時鐘的設計 畢業(yè)設計（論文）原創(chuàng)性聲明和使用授權說明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設計（論文），是我個人在指導教師的指導下進行的研究工作及取得的成果。盡我所知，除文中特別加以標注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機構的學位或學歷而使用過的材料。 作 者 簽 名： 日 期： 指導教師簽名： 日 期： 使用授權說明 本人完全了解 大學關于收集、保存、使用畢業(yè)設計（論文）的規(guī)定，即：按照學校要求提交畢業(yè)設計（論文）的印刷本和電子版本；學校有權保存畢業(yè)設計（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務；學?？梢圆捎糜坝?、縮印、數(shù)字化或其它復制手段保存論文；在不以贏利為目的前提下，學?？梢怨颊撐牡牟糠只蛉績?nèi)容。支撐信息電子產(chǎn)品高速發(fā)展的基礎就是微電子制造工藝水平的提高和電子產(chǎn)品設計開發(fā)技術的發(fā)展。 本設計采用的 VHDL是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級這三個不同層次的設計；支持結構、數(shù)據(jù)流、行為三種描述形式的混合描述，覆蓋面廣，抽象能力強，因此在實際應用中越來越廣泛。 在控制系統(tǒng)中，鍵盤是常用的人機交換接口，當所設置的功能鍵或數(shù)字鍵按下的時候，系統(tǒng) 應該完成該鍵所對應的功能。根據(jù)鍵盤結構的不同，采用不同的編碼方法，但無論有無編碼以及采用什么樣的編碼，最后都要轉換成為相應的鍵值，以實現(xiàn)按鍵功能程序的轉移。諸如定時自動報警、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些都是以鐘表數(shù)字化為基礎的。 選題背景 本節(jié)將從 FPGA 嵌入式應用開 發(fā)技術與數(shù)字鐘技術發(fā)展的客觀實際出發(fā)，通過對該技術發(fā)展狀況的了解及課題本身的需要，指出研究基于 FPGA 的芯片系統(tǒng)與設計 —— 數(shù)字鐘的設計與實現(xiàn)的必要性。它與傳統(tǒng)的電子產(chǎn)品在設計上的顯著區(qū)別是大量使用大規(guī)模可編程邏輯器件，使產(chǎn)品的性能提高，體積縮小，功耗降低，同時廣泛運用現(xiàn)代計算機技術，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。 美國 ALTERA 公司的可編程邏輯器件采用全新的結構和先進的技術，加上Quartus 開發(fā)環(huán)境，使得其更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設計。 本設計是利用 VHDL 硬件描述語言結 合可編程邏輯器件進行的，并通過數(shù)碼管靜態(tài)顯示走時結果。利用可編程邏輯器件具有其它方式?jīng)]有的特點，它具有易學、方便、新穎、有趣、直觀，設計與實驗成功率高、理論與實踐結合緊密、積小、量大、 /O 口豐富、編程和加密等特點，并且它還具有開放的界面、豐富的設計庫、模塊化的工具以及LPM 定制等優(yōu)良性能，應用非常方便。 課題研究的必要性 現(xiàn)在是一個知識爆炸的新時代?？梢院敛豢鋸埖恼f，電子技術的應用無處不在，電子技術正在不斷地改變著我們的生活，改變著我們的世界。數(shù)字化的鐘表給人們帶來了極大的方便。 課題研究的內(nèi)容 本設計主要研究基于 FPGA 的數(shù)字鐘，要求時間以 24 小時為一個周期，顯示時、分。校對時間由 1 5 矩形鍵盤進行控制，為了保證計時的穩(wěn)定及準確須由晶體振蕩器提供時間基準信號。 CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 74電路。通過軟件仿真可以事先驗證設計的正確性，在 PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時修改設計而不必改動硬件電 路。這些優(yōu)點使得 CPLD/FPGA技術在 20世紀 90年代以后得到飛速的發(fā)展，同時也大大推動了 EDA軟件和硬件描述語言 HDL的進步。 FPGA一般由 3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器 SRAM組成?？删幊踢壿嬆K CLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關，它們將各個 CLB之間或 CLB、IOB之間以及 IOB之間連接起來，構成特定功能的電路。圖 CLB基本結構框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 G有 4個輸入變量 G G G3和 G4； F也有 4個輸入變量 F F F3和 F4。邏輯函數(shù)發(fā)生器 H有 3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出 G’和 F’，而另一個輸入信號是來自信號變換電路的輸出 H1。這 3個函數(shù)發(fā)生器結合起來，可實現(xiàn)多達 9變量的邏輯函數(shù)。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實現(xiàn)所需的電路結構。 F和G的輸入等效于 ROM的地址碼，通過查找 ROM中的地址表可以得到相應的組合邏輯 函數(shù)輸出。 /輸出模塊 IOB。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器、輸出緩沖器組成。當 IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至 CLB陣列的 I1和 I2是來自輸入緩沖器，還是來自觸發(fā)器。 IOB輸出端配有兩只 MOS管，它們的柵極均可編程，使 MOS管導通或截止，分別經(jīng)上拉電阻接通 VCC、地線或者不接通，用以改善輸出波形和負載能力。可編程互連資源 IR可以將 FPGA內(nèi)部的 CLB和 CLB之間、 CLB和 IOB之間連接起來，構成各種具有復雜功能的系統(tǒng)。 FPGA 系統(tǒng)設計流程 一般說來，一個比較大的完整的項目應該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現(xiàn)，這就是自頂向下的設計方法。高層次設計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉換為針對某種工藝優(yōu)化的網(wǎng)絡表，使工藝轉化變得輕而易舉。 流程說明： “自頂向下”的設計方法進行系統(tǒng)劃分。此外，還可以采用圖形輸入方式，這種輸入方式具有直觀、容易理解的優(yōu)點。 ，主要是檢驗系統(tǒng)功能設計的正確性。一般情況下，這一仿真步驟可略去。綜合優(yōu)化是針對 ASIC芯片 供應商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應的廠家綜合庫的支持下才能完成。一般的設計，也可略去這一步驟。 ，產(chǎn)生多項設計結果： ，包括芯片內(nèi)部資源利用情況，設計的布爾方程描述情況等； ； 件。如果仿真結果達不到設計要求，就修改 VHDL源代碼或選擇不同速度和品質的器件，直至滿足設計要求。 [5] 圖 CPLD/FPGA系統(tǒng)設計流程 系統(tǒng)劃分 編譯器