【正文】 年 月 日 *注：此任務(wù)書由課程設(shè)計指導(dǎo)教師填寫。數(shù)據(jù)加載和存儲指令： lw、 sw 指令 算數(shù)邏輯運算： add、 sub、 and、 or、 slt 具體有三種格式： 處理器有 32 個 32 位寄存器，并且為了測試和運行方便，配備了一個 32 字的指令存儲器，和一個 32 字的數(shù)據(jù)存儲器（地址 0x0000_0000~0x0000_001f）。 第二部分 設(shè)計方案 設(shè)計策略 采用 分治 ： 將一個難以直接解決的大問題，分割成一些規(guī)模較小的相同問題，以便各 個擊破，分而治之。 設(shè)計思路 建立數(shù)據(jù)通路： （ 1） 按照圖 1 設(shè)計能夠?qū)崿F(xiàn) R 型， lw/sw 型和跳轉(zhuǎn)型指令的 mips 處理器整體數(shù)據(jù)通路圖 數(shù)據(jù)通路必須具 備必要的存儲元件，可能需要多個，同時數(shù)據(jù)通路必要的元件可能需要多個。有 3 個控制輸入，而八種可能的輸入組合中只有 5 種可能出現(xiàn)。 對于相等分支指令， ALU 執(zhí)行劍法操作。 else zero=0。b010: ALU_out=in1+in2。b110: ALU_out=in1in2。b000: ALU_out=in1 amp。 339。 339。 else ALU_out=0。 endcase end ALU 控制的代碼實現(xiàn)： module ALU_ctrl( input [1:0] ALUOp, input [5:0] funct, output reg [2:0] ALU_ctrl )。b00: ALU_ctrl=339。 239。b110。b10: begin case (funct) 639。b010。b100010: ALU_ctrl=339。 639。b000。b100101: ALU_ctrl=339。 639。b111。 endcase end endcase end endmodule 數(shù)據(jù)存儲單元 ：是一個狀態(tài)單元，有讀寫控制信號、地址和數(shù)據(jù)端口。存數(shù)指令，要從寄存器堆中讀出要存的數(shù)據(jù)； 取數(shù)指令，則要將剛從存儲器中取出的數(shù)放入寄存器堆中指定寄存器中。b01: out=mem[addr]。b10: mem[addr]=data。 endcase end MUX:二選一數(shù)據(jù)選擇器 ,通過控制信號的值來選擇輸出。 else out=in1。b00101: data1 = 3239。 539。h0004。b00000: data1 = 3239。 539。h000c。b10001: data1 = 3239。 default: data1 = mem[writeaddr]。b00101: data2 = 3239。 539。h0004。b00000: data2 = 3239。 539。h000c。b10001: data2 = 3239。 default: data2 = mem[writeaddr]。 end endmodule 符號擴展器 ：將指令中 16 位有符號數(shù)擴展成 32 位有符號數(shù) 符號代碼： module signal_extend( input [15:0] in, output [31:0] out )。b0,in}。為準備執(zhí)行。此時所需的取指令以及增加 PC以獲得下一時序指令的地址相對應(yīng) 的數(shù)據(jù)通路，圖如右： 代碼： always (posedge clk or posedge reset) begin if(reset) PC=0。 end 根據(jù)分治設(shè)計策略， 確定模塊間的連接關(guān)系 ， 端口方向及寬度 ， 將每一模塊通過控制信號聯(lián)系起來，最終形成完整的數(shù)據(jù)通路。 wire [31:0] PC。 wire RegDst, Jump, Branch, MemRead, MemtoReg, MemWrite,ALUSrc, RegWrite,zero。 //wire [4:0] addr_regwrite。 wire [2:0] ALUctrl。 instruction_reg ins_reg(.pc(PC),.ins(instruction))。 mux (5) mux1_datareg(.in0(instruction[20:16]), .in1(instruction[15:11]), .out(addr_regwrite), .ctrl(RegDst))。 signal_extend s_extend(.in(instruction[15:0]), .out(signal_extend))。 ALU ALU(.in1(data1),.in2(ALU2),.ALU_out(ALUout),.ctrl(ALUctrl),.zero(zero))。 mux (32) mux3_datareg(.in1(memdata),.in0(ALUout),.out(data_regwrite),.ctrl(MemtoReg))。 left_shift lshift2(.in(instruction),.out(jumpaddr_l))。b100), .out(PCnew))。 mux (32) mux4_PCnew(.in0(PCnew),.in1(add2out),.out(mux4out),.ctrl(zero amp。 /**/ mux (32) mux5_PCnext(.in0(mux4out),.in1(jumpaddr),.out(PCnext),.ctrl(Jump))。 PC PC0(.clk(clk),.reset(reset),.PCnext(PCnext),.PC(PC))。 endmodule 第四部分 驗證方案及結(jié)果分析 加載存儲指令： lw $s1,immt($t7) 3239。b100011, 539。b10001, 1639。 其中 immt($t7)指向的內(nèi)存 地址中存的數(shù)為 32’b0101 // sw $s0,immt($t7) 3239。b101011, 539。b00101, 1639。 其中 $s0 寄存器中存的值為 32’b1000,$t7存的數(shù)據(jù) 32’h001c 算術(shù)邏輯運算： 加法指令： add $s0, $a1, $t7 3239。b000000, 539。b01111, 539。b00000, 639。 其中 $a1 存的數(shù)據(jù)是 32’h001c， $t7 存的數(shù)據(jù)是 32’h0001 減法指令： sub $s0, $a1, $t7 3239。b000000, 539。b01111, 539。b00000, 639。 其中 $a1 存的數(shù)據(jù)是 32’h001c， $t7 存的數(shù)據(jù)是 32’h0004 與運算： and $s0, $a1, $t7 3239。b000000, 539。b01111, 539。b00000, 639。 其中 $a1 存的數(shù)據(jù)是 32’h001c， $t7 存的數(shù)據(jù)是 32’h0004 或運算 or $s0, $a1, $t7 3239。b000000, 539。b01111, 539。b00000, 639。 其中 $a1 存的數(shù)據(jù)是 32’h001c， $t7 存的數(shù)據(jù)是 32’h0004 Slt 運算： slt $s0, $a1, $t7 3239。b000000, 539。b01111, 539。b00000, 639。 其中 $a1 存的數(shù)據(jù)是 32’h001c， $t7 存的數(shù)據(jù)是 32’h0004 分支指令： bne $s0, $s1, start 3239。b000100, 539。b10001, 1639。 其中 $s0=$s2=32’h000c 跳轉(zhuǎn)： J 1000 3239。b000010, 2639。 第五部分 性能評估 ： 綜合結(jié)果： 面積 報告： **************************************** Report : area Design : top Version: Date : Tue Sep 4 15:27:35 2020 **************************************** Library(s) Used: typical (File: /export/homeO1/smic018/) Number of ports: 103 Number of s: 634 Number of ce