【正文】 reset =reset, daout =hour_daout)。 輸出傳送 u1: second port map (reset =reset,u1:秒計(jì)數(shù)器元件例化 clk =clk, setmin =setmin, enmin =enmin_re, daout =second_daout)。f=ledout(1)。d=ledout(3)。b=ledout(5)。 同上定義 signal ledout:std_logic_vector(6 downto 0)。 同上定義 signal hour_daout:std_logic_vector(5 downto 0)。 signal enmin_re,enhour_re:std_logic。 led:out std_logic_vector(6 downto 0))。 END COMPONENT。 daout:out std_logic_vector(3 downto 0)。 hour:in std_logic_vector(5 downto 0)。 COMPONENT seltime 時(shí)間數(shù)據(jù)掃描分時(shí)選擇模塊 seltime 的元件聲明 PORT( clk1,reset:IN STD_LOGIC。 speak:OUT STD_LOGIC)。 dain:in std_logic_vector(6 downto 0)。 END COMPONENT。 COMPONENT hour 小時(shí)計(jì)數(shù)器 hour 的元件說(shuō)明 16 PORT( clk,reset:IN STD_LOGIC。 daout:out std_logic_vector(6 downto 0))。 COMPONENT minute 分計(jì)數(shù)器 minute 的元件聲明 PORT( clk,clk1,reset,sethour:IN STD_LOGIC。 enmin:OUT STD_LOGIC)。 architecture a of clock_top is COMPONENT second 秒計(jì)數(shù)器 second 的元件聲明 PORT( clk,reset,setmin:IN STD_LOGIC。 a,b,c,d,e,f,g,dpout:out std_logic)。 lamp:out std_logic_vector(2 downto 0)。 entity clock_top is 端口中信號(hào)名與圖 41 一致 port(clk,reset,setmin,sethour,clkdsp:in std_logic。 library ieee?？上蠕浫氲讓游募?，把某個(gè)底層文件設(shè)為當(dāng)時(shí)的頂層，保存、編輯、仿真、退出；再錄入另一個(gè)底層文件；這樣把所 有底層文件一一錄入；最后錄入頂層文件，并保存、編輯、仿真，再下載頂層文件到器件實(shí)現(xiàn)硬件功能。 a Hour BCDH b c Min BCDM d e Sec BCDS f g 圖 46 LED 顯示原理圖 BCD 轉(zhuǎn)換 顯 示 譯 碼 15 5 數(shù)字電子鐘 VHDL文本 本設(shè)計(jì)全部采用 VHDL文本描述。F39。039。? 時(shí)鐘的上升沿 count=101? count=000 count=count+1 count=000 結(jié)束 14 LED 顯示驅(qū)動(dòng)功能 7 段數(shù)碼管的顯示跟輸入的信號(hào) num一一對(duì)應(yīng)。 Y N N Y 圖 45 時(shí)間數(shù)據(jù)掃描實(shí)現(xiàn)流程圖 開(kāi)始 reset=39。 分時(shí)選擇是 由每個(gè)位的小數(shù)點(diǎn) dp 控制的。 6 個(gè)數(shù)碼管對(duì)應(yīng)分別顯示秒個(gè)位、秒十位、分個(gè)位、分十位、時(shí)個(gè)位、時(shí)十位。遞增到 39。在時(shí)鐘的上升沿 ,count 由 39。當(dāng) reset=39。本例中，掃描脈沖由相應(yīng)的外圍電路提供。其程序流程如圖 44 所示。039。139。039。若count=1623,count=000000。否則，在時(shí)鐘的上升沿，在 count[3..0]=1001的前提下，若 count1623,則 9 count=count+7,否則 count=000000 。039。 小時(shí)計(jì)數(shù)器模塊 小時(shí)計(jì)數(shù)器程序流程如圖 43 所示。其它情況， count=0000000。否則，在 count60H,且 count[3..0]1001時(shí)，count=count+1,enmin_1=39。,count=0000000。否則，在時(shí)鐘的上升沿，若 count=1011001，則進(jìn)位信號(hào) enmin_1=39。039。 秒計(jì)數(shù)器程 序流程如圖 42 所示。在時(shí)鐘脈沖的作用下，秒信號(hào)一直加 1，當(dāng)秒信號(hào)計(jì)數(shù)到 59，在下一個(gè)時(shí)鐘脈沖使秒信號(hào)清零的同時(shí)，分鐘信號(hào)加 1，當(dāng)分鐘信號(hào)計(jì)數(shù)到 59，在下一個(gè)時(shí)鐘脈沖使分鐘信號(hào)清零的同時(shí)，小時(shí)信號(hào)加 1，直至 235959，完成一個(gè)完整循環(huán)。代表掃描顯示的驅(qū)動(dòng)信號(hào) SEL[2..0]連到實(shí)驗(yàn)儀的 SEL2， SEL1， SEL0端，段碼信號(hào)輸出 abcdefg連到實(shí)驗(yàn)儀的 7 段數(shù)碼管的段碼插口 abcdefg端，小數(shù)點(diǎn) DP 輸出同實(shí)驗(yàn)儀的 7 段數(shù)碼管段碼 插口 DP 相連；代表?yè)P(yáng)聲器驅(qū)動(dòng)信號(hào)管腳 SPEAKER 同揚(yáng)聲器驅(qū)動(dòng)接口 SPEAKER 相連；代表花樣 LED 燈顯示的信號(hào)管腳 LAMP[2..0]同三個(gè) LED 燈相連。代表清零，調(diào)時(shí)，調(diào)分信號(hào) RESET、 SETHOUR、 SETMIN 的管腳分別連接撥動(dòng)開(kāi)關(guān)；代表計(jì)數(shù)時(shí)鐘信號(hào) clk和掃描時(shí)鐘信號(hào) CLKDSP 的管腳分別同 1HZ時(shí)鐘源和 200HZ（或更高）時(shí)鐘源相連。 (3)內(nèi)部的連線名稱(chēng)（也即頂層文本中定義的全局信號(hào) signal 的名稱(chēng)），包括： enmin_re(U1 連到 U2)； 8 enhour_re(U2 連到 U3)； second_daout[6..0](U1 連到 U5)； minute_daout[6..0](U2 連到 U5)； hour_daout[5..0](U3 連到 U5)； seltime_daout[3..0](U5 連到 U6)； ledout[6..0](U6 連到 abcdefg段碼 )。 時(shí)間數(shù)據(jù)掃描分時(shí)選擇模塊 seltime（頂層文本中元件例化時(shí)代號(hào) U5）、 8421BCD 到 7段碼的譯碼模塊 deled（頂層文本中元件例化時(shí)代號(hào) U6）。 輸出： speaker,lamp[2..0],sel[2..0],a,b,c,d,e,f,g,dpout。的段碼或字形碼。因此也稱(chēng) 1101101為數(shù)字 39。就可以顯示各種字形或符號(hào)，例如若給共陰極數(shù)碼管的 gfedcba7 個(gè)引腳依次接 1101101,表示數(shù)碼管的 a、 c、 d、 f、 g段亮， b、 e 段滅，則數(shù)碼管顯示數(shù)字 39。共陰極數(shù)碼管是將八個(gè)發(fā)光二極管的陰極接在一起作為公共端（掃描端），工作時(shí)，公共端接低電平，陽(yáng)極接數(shù)碼管的輸入信號(hào)，當(dāng)發(fā)光二極管對(duì)應(yīng)的陽(yáng)極為 高電平時(shí)，發(fā)光二極管亮，共陽(yáng)極數(shù)碼管的應(yīng)用則與之相反。在時(shí)鐘的上升沿，在 count信號(hào)的作用下， 3只 LED燈循環(huán)點(diǎn)亮，即實(shí)現(xiàn) LED燈花樣顯示。清零電路，在 RESET信號(hào)的作用下進(jìn)行。從 000000開(kāi)始，在頻率為 1HZ的時(shí)鐘信號(hào)作用下依次加 1，當(dāng)秒信號(hào)計(jì)數(shù)到 59，在下一個(gè)時(shí)鐘脈沖使秒信號(hào)清零的同時(shí)，分鐘信號(hào)加 1，當(dāng)分鐘信號(hào)計(jì)數(shù)到 59，在下一個(gè)時(shí)鐘脈沖使分鐘信號(hào)清零的同時(shí)，小時(shí)信號(hào)加 1，直至 235959，結(jié)束一個(gè)完整循環(huán)。 圖 31 系統(tǒng)結(jié)構(gòu)框圖 其中：時(shí)鐘的計(jì)時(shí)，該數(shù)字鐘系統(tǒng)采用 24小時(shí)制計(jì)時(shí)方式，技術(shù)部分由兩個(gè) 60進(jìn)制計(jì)數(shù)器和一個(gè) 24進(jìn)制計(jì) 數(shù)器構(gòu)成。整個(gè)計(jì)數(shù)器還具有清零功能。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校時(shí)、校分。秒計(jì)數(shù)器滿(mǎn) 60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù) 器滿(mǎn) 60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“ 24翻 1”規(guī)律計(jì)數(shù)。這種時(shí)鐘具有時(shí)、分、秒計(jì)數(shù)顯示功能，還可以清零，調(diào)節(jié)小時(shí)、分鐘，整點(diǎn)報(bào)時(shí)，整點(diǎn)報(bào)時(shí)的同時(shí) LED燈花樣顯示。高精度的計(jì)時(shí)工 具大部分都是采用了石英晶體振蕩器，由于電子鐘、石晶表、石英鐘都使用了石英技術(shù)，因此走時(shí)的精度度非常高，穩(wěn)定性比較好，使用起來(lái)也很方便，不需要經(jīng)常去進(jìn)行調(diào)校。8 個(gè) LED 燈；蜂鳴器； 8 位八段掃描共陰極數(shù)碼顯示管；三個(gè)按鍵開(kāi)關(guān)（清零，調(diào)小時(shí)，調(diào)分鐘）。 (6)掌握 CPLD 技術(shù)的層次化結(jié)構(gòu)化設(shè)計(jì)方法。 (4)掌握揚(yáng)聲器的驅(qū)動(dòng)。 (2)掌握十進(jìn)制、六進(jìn)制、二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。 (3)具有整點(diǎn)報(bào)時(shí)功能，整點(diǎn)報(bào)時(shí)的同時(shí) LED 燈花樣顯示。 4 2 設(shè)計(jì)的要求、目的及硬件要求 設(shè)計(jì)要求（數(shù)字電子鐘的功能） (1)具有時(shí)、分、秒計(jì)數(shù)顯示功能，以 24 小時(shí)循環(huán)計(jì)時(shí)。 (6)支持多種硬件描述語(yǔ)言 （ HDL） Max+plusⅡ 軟件支持各種 HDL 的設(shè)計(jì)輸入選項(xiàng)，其中包括 VHDL、 Verilog HDL 和Altera 自己的硬件描述語(yǔ)言 AHDL。 (4)設(shè)計(jì)庫(kù)豐富 Max+plusⅡ 提供豐富的庫(kù)單元供設(shè)計(jì)者使用，其中包括 74 系列的全部器件和許多特殊的邏輯功能 （ MacroFunction） 以及新型的參數(shù)化的兆功能 （ MageFunction） ，它大大減小了設(shè)計(jì)工作者的工作量，縮短了設(shè)計(jì)所需的周期時(shí)間。 (2)跟電路結(jié)構(gòu)無(wú)關(guān) Max+plusⅡ 系統(tǒng)的核心 Complier 支持 Altera公司的 FLEX10K、 FLEX8000、 FLEX6000、MAX9000、 MAX7000、 MAX5000 和 Classic 的所有可編程邏輯器件，它提供了世界上唯一一個(gè)真正跟電路結(jié)構(gòu)無(wú)關(guān)的可編程邏輯電路設(shè)計(jì)環(huán)境。在 Max+plusⅡ 上可以完成設(shè)計(jì)的輸入、元器件的適配、時(shí)序仿真和功能仿真、編程下載等整個(gè)流程，它提供了一種跟電路結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)、開(kāi)發(fā)環(huán)境，使設(shè)計(jì)者可以方便地進(jìn)行設(shè)計(jì)的輸入、迅速處理和器件的編程。 MAX+plusII 開(kāi)發(fā)工具介紹 Max+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大的 3 可編程邏輯器件的供應(yīng)商之一。這些模塊可以預(yù)先設(shè)計(jì)或者調(diào)用以前設(shè)計(jì)中的保存模塊 , 把這些功能模塊存放在庫(kù) （ library） 中 , 這樣就可以在日后的設(shè)計(jì)中進(jìn)行共享和復(fù)用。 (5)VHDL 語(yǔ)言源程序共享和復(fù)用非常方便 VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。這樣帶來(lái)的好處是可以使設(shè)計(jì)人員全神貫注地去進(jìn)行電路設(shè)計(jì)的優(yōu)化 , 而不用去考慮其他諸如器件選擇的問(wèn)題。主要表現(xiàn)在 : 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述 ,它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去實(shí)現(xiàn)。 VHDL 語(yǔ)言既能支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也可以支持用戶(hù)自己定義的數(shù)據(jù)類(lèi)型，這樣就可以給硬件描述帶來(lái)非常大的自由度和靈活度。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確 地建立起硬件電路的模型。 既可以支持模塊化設(shè)計(jì)方法 , 也能支持層次化、結(jié)構(gòu)化的設(shè)計(jì)方法。此外， VHDL 語(yǔ)言還能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的 設(shè)計(jì)實(shí)現(xiàn) ,其他的硬件 2 描述語(yǔ)言是不能趕上的。 VHDL語(yǔ)言具有以下特點(diǎn)： (1)VHDL 的語(yǔ)言功能非常強(qiáng)大，設(shè)計(jì)方式靈活多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu) , 只需要采用簡(jiǎn)單準(zhǔn)確的 VHDL 語(yǔ)言源程序就可以對(duì)十分復(fù)雜的硬件電路進(jìn)行描述。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他設(shè)計(jì)就可以直接使用這個(gè)實(shí)體。除了包含許多具有硬件