【正文】 WHEN ST1=ALE0=39。 CEN=39。039。039。039。039。139。 SIGNAL OE0: STD_LOGIC。 SIGNAL ALE0: STD_LOGIC。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào) SIGNAL VALUE: STD_LOGIC_VECTOR(11 DOWNTO 0)。 SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0)。 ARCHITECTURE ART OF ADZHKZ IS TYPE STATES IS (ST0， ST1， ST2， ST3， ST4， ST5， ST6)。 來自 0809 的數(shù)據(jù)經(jīng) BCD 轉(zhuǎn)換后的輸出 )。 0809 的輸出使能控制信號(hào) ADDA: OUT STD_LOGIC。 0809 的通道選擇地址鎖存信號(hào) START: OUT STD_LOGIC。 轉(zhuǎn)換工作時(shí)鐘信號(hào) EOC: IN STD_LOGIC。 0809 的 8 位轉(zhuǎn)換數(shù)據(jù)輸出 RST: IN STD_LOGIC。 USE 。 A/D 轉(zhuǎn)換控制模塊 ADZHKZ 的 VHDL 源程序 : 圖 A/D 轉(zhuǎn)換控制模塊符號(hào) 編輯文件 進(jìn)位 1 0010 0101 0110 + 0000 0001 1000 0010 0111 0100 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 16 頁 共 38 頁 LIBRARY IEEE。 圖 += 的二進(jìn)制的 BCD 加法示意圖。 表 ADC0809 模擬輸入電壓與輸出電壓的對(duì)應(yīng)關(guān)系 進(jìn) 制 參考電壓（ Vref）為 5V 16 2 高 4 位電壓 低 4位電壓 0 0000 2NI 1NI 0NI ADDA BDDA CDDA ELA 0D 1D 2D 3D 7D FER 5D 3NI 4NI 5NI 6NI 7NI TRAST COE 4D EO KLC CCV +FER 6D DNG ADC0809 ST0 ST1 ST2 ST3 ST6 ST5 ST4 ALE=’0’START=’0LOCK=’0’ CEN=’0’ ALE=’1’START=’0’ OE=’0’ LOCK=’0’ CEN=’0’ ALE=’0’START=’0’ OE=’0’LOCK=’1’ CEN=’0’ EOC=’0’ EOC=’1’ ALE=’0’START=’0’ OE=’1’LOCK=’0’ CEN=’1’ ALE=’0’START=’1’OE=’0’LOCK=’0’ CEN=’0’ CEN=’0’ ALE=’0’START=’0’ OE=’0’LOCK=’0’ CEN=’0’ ALE=’0’START=’0’OE=’0’LOCK=’0’ CEN=’0’ 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 15 頁 共 38 頁 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001 A 1010 B 1011 C 1100 D 1101 E 1110 F 1111 圖 BCD 加法示意圖 為了方便后續(xù)的 電壓數(shù)據(jù)顯示，我們應(yīng)將輸出電壓表示成 12 位的 BCD 碼形式。 圖 ADC0809 工作時(shí)的狀態(tài)轉(zhuǎn)換圖 轉(zhuǎn)換后數(shù)據(jù)的 BCD 碼轉(zhuǎn)換處理 : 表 是在 ADC0809 的基準(zhǔn)電壓 (Vref)為 V 時(shí)，模擬輸入電壓與輸出電壓的對(duì)應(yīng)關(guān)系其中最小電壓準(zhǔn)位是 5/28=5/256= V。圖 ADC0809 的管腳及主要控制信號(hào)時(shí)序圖。 圖 總體框圖 數(shù)據(jù)采集系統(tǒng)各模塊分析 A/D 轉(zhuǎn)換控制模塊 ADZHKZ 的設(shè)計(jì) ADC0809 模數(shù)轉(zhuǎn)換的控制 : ADC0809 是 CMOS 的 8 位 A/D 轉(zhuǎn)換器，片內(nèi)有 8 路模擬開關(guān)，可控制 8 個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。主要包括分頻模塊和 ADC 控制模塊。 CLK START OE IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 ADDA ADDB ADDC ALE GND VOC D0 D1 D2 D3 D4 D5 D6 D7 EOC REF+ REF +5V 17 D0 14 D1 15 D2 8 D3 18 D4 19 D5 20 D6 21 D7 7 D25 12 VCC 16 13 A0 25 A1 24 A2 23 ADCALE 22 26 27 28 1 2 3 4 5 R48 10K R47 10K +5V ALE ADCALE ADCOE ADC0809N 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 13 頁 共 38 頁 圖 ADC0809 接線圖 模塊功能實(shí)現(xiàn) 此 系統(tǒng)是用 ADC0809 對(duì)模擬信號(hào)進(jìn)行采樣，轉(zhuǎn)換為數(shù)字信號(hào)，由可編程邏輯器件讀入，再送到 DAC0832，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)。當(dāng) OE 輸入高電平 時(shí)，輸出三態(tài) 門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。下降沿啟動(dòng) A／ D 轉(zhuǎn)換，之后EOC 輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。此地址經(jīng)譯碼選通 8路模擬輸入之一到比較器。 ADC0809 是一種比較典型的 8位 8通道逐次逼近式 A/D 轉(zhuǎn)換器 CMOS 工藝，可實(shí)現(xiàn) 8路模擬信號(hào)的分時(shí)采集，片內(nèi)有 8路模擬選通開關(guān)， 以及相應(yīng)的通道地址鎖存用譯碼電 CPLD/FPGA數(shù)據(jù)采集控制器 DAC0832 ADC0809 U1 DOUT U 開關(guān)和控制鍵 F 8. 8 8 CLK ADDA ALE CE START EOC DATA 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 12 頁 共 38 頁 路，其轉(zhuǎn)換時(shí)間為 100μs 左右，采用雙排 28 引腳封裝 。 ADC0809 的 START 信號(hào)也是由外部接入的，但是此信號(hào)的頻率不宜過高，要小于 1KHZ。其中 ADC0809 的 CLOCK 信號(hào)是由外部輸入的。 然后 對(duì)各程序進(jìn)行修改、編譯、仿真，并對(duì)出現(xiàn)問題的程序進(jìn)行程序修改和調(diào)試。編譯結(jié)束時(shí)，要注意認(rèn)真分析芯片資源的利用情況，這其中主要包括芯片管腳和邏輯單元的利用率．如果沒有充分利用資源就要重新選擇芯片，爭(zhēng)取實(shí)現(xiàn)性價(jià)比的最大化。選擇速度等級(jí)高的芯片，仿真時(shí)延就小，這樣便于分析時(shí)序波形。工作速率由時(shí)鐘信號(hào) CLK 的速率決定。 U。 (2)、輸入數(shù)據(jù)與通過預(yù)置按鍵輸入數(shù)據(jù)采集控制器內(nèi)的標(biāo)準(zhǔn)數(shù)據(jù)相減，求得帶極性位的差值177。 本設(shè)計(jì)要求用一個(gè) CPLD/FPGA、模數(shù)轉(zhuǎn)換器 ADC 和數(shù)模轉(zhuǎn)換器 DAC 構(gòu)成了一個(gè)數(shù)據(jù)采集系統(tǒng)，并用 CPLD/FPGA 實(shí)現(xiàn)數(shù)據(jù)采集中對(duì) A/D 轉(zhuǎn)換、數(shù)據(jù)運(yùn)算、 D/A 轉(zhuǎn)換以及有關(guān)據(jù) 顯示的控制。 數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路 系統(tǒng)主要實(shí)現(xiàn)以下功能： 數(shù)據(jù)采集控制系統(tǒng)是對(duì)生產(chǎn)過程或科學(xué)實(shí)驗(yàn)中各種物理量進(jìn)行實(shí)時(shí)采集、測(cè)試和反饋控制的閉環(huán)系統(tǒng)。數(shù)字技術(shù)及計(jì)算機(jī)技術(shù)的發(fā)展使得系統(tǒng)的設(shè)計(jì)更理想化，以實(shí)現(xiàn)更多的功能。在電子系統(tǒng)非常廣泛應(yīng)用領(lǐng)域內(nèi)，到處可見到 對(duì)信號(hào)進(jìn)行模數(shù) /數(shù)模轉(zhuǎn)換 的數(shù)字電路。因此利用 VHDL 硬件描述語言來設(shè)計(jì)數(shù)據(jù)采集系統(tǒng)是一個(gè)比較合理的方案 。而 EDA 技術(shù)的 FPGA (現(xiàn)場(chǎng)可編程門陣列 )有單片機(jī)無法比擬的優(yōu)勢(shì)： FPGA 時(shí)鐘頻率高，內(nèi)部延時(shí)小，全部控制邏輯由硬件完成，速度 快、效率高 。隨著數(shù)據(jù)采集對(duì)速度性能的要求越來越高，傳統(tǒng)的采集系統(tǒng)的弊端越來越明顯。 數(shù)據(jù)采集技術(shù)是信息科學(xué)的重要組成部分，已廣泛應(yīng)用于國(guó)民經(jīng)濟(jì)和國(guó)防 建設(shè)的各個(gè)領(lǐng)域，并且隨著科學(xué)技術(shù)的發(fā)展，尤其是計(jì)算機(jī)技術(shù)的發(fā)展與普及，數(shù)據(jù)采集技術(shù)將有廣闊的發(fā)展前景 [4]。數(shù)據(jù)采集是計(jì)算機(jī)在監(jiān)測(cè)、管理和控制一個(gè)系統(tǒng)的過程中，取得原始數(shù)據(jù)的主要手段。將外部世界存 在的溫度、壓力、流量、位移以及角度等模擬量（ Analog Signal）轉(zhuǎn)換為數(shù)字信號(hào)（ Digital Signal） , 在收集到計(jì)算機(jī)并進(jìn)一步予以顯示、處理、傳輸與記錄這一過程，即稱為 “ 數(shù)據(jù)采集 ” [3]。 同樣，使用 Maxplus2 基本上也是有以上幾個(gè)步驟，但可簡(jiǎn)化為： （ 1） 設(shè)計(jì)輸入 （ 2） 設(shè)計(jì)編譯 （ 3） 設(shè)計(jì)仿真 （ 4） 下載 系統(tǒng)的研究分析及設(shè)計(jì)思路 系統(tǒng)的研究與分析 數(shù)據(jù)采集技術(shù) (Data Acquisition)是信息科學(xué)的一個(gè)重要分支 ,它研究信息數(shù)據(jù)的采集、存貯、處理以及控制等作業(yè)。 。 （時(shí)序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。 。 。 。設(shè)計(jì)的電路必須在布局布線前驗(yàn)證電路功能是否有效。自 90 年代初， Verilog、 VHDL、 AHDL 等硬件描述語言的輸入方法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 9 頁 共 38 頁 首先 我們可以先看一看用 FPGA／ CPLD 開發(fā)工具進(jìn)行電路設(shè)計(jì)的一般流程 ： 。特別是在原理圖輸入等方面， MAXPLUSII 被公認(rèn)為是最易使用，人機(jī)界面最友善的 PLD 開發(fā)軟件，特別適合初學(xué)者使用。對(duì)于一般幾千門的電路設(shè)計(jì)，使用MAXPLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語言）建立設(shè)計(jì)， MAXPLUSII 把這些設(shè)計(jì)轉(zhuǎn) 自動(dòng)換成最終所需的格式。 （ 6）由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì) ，在不改變?cè)绦虻臈l件下，只需改變端口類 型 參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 （ 4）對(duì)于 VHDL 完成的一個(gè)確定設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)將 VHDL 描述轉(zhuǎn)化成門級(jí)網(wǎng)表，生成一個(gè)更有效、更高速的電路系統(tǒng)；此外， 設(shè)計(jì)還可以容易地從綜合優(yōu)化后的電路獲 得設(shè)計(jì)信息，返回去更新修改 VHDL 設(shè)計(jì)描述，使之更為完善。 （ 3） VHDL 的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)和分解已有設(shè)計(jì)的再利用功能，滿足了大規(guī)模系統(tǒng)設(shè)計(jì)要有多個(gè)開發(fā)組共同進(jìn)行工作來實(shí)現(xiàn)的這種市場(chǎng)需求。 用 VHDL 語言設(shè)計(jì)數(shù)據(jù)采集系統(tǒng) 第 8 頁 共 38 頁 （ 2） VHDL 最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，因此 VHDL 既是一種硬件電路描述和設(shè)計(jì)語言，也是一種標(biāo)準(zhǔn)的網(wǎng)表格式，還是一種仿真語言。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下： （ 1）與其他硬件描述語言相比， VHDL 有更強(qiáng)大的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。但純?cè)韴D輸入方式對(duì)于大型、復(fù)雜的系統(tǒng)，由于種種條件和環(huán)境的制約，其工作效率較低，而且容易出錯(cuò)，暴露出多種弊端。 VHDL VHDL 語言是隨著集成電路系統(tǒng)化和高度集成化的發(fā)展而逐步發(fā)展 起來的，是一種用于數(shù)字系統(tǒng)設(shè)計(jì)和測(cè)試的硬件描述語言。 EDA 技術(shù)的標(biāo)準(zhǔn)化 HDL 設(shè)計(jì)語言與設(shè)計(jì)平臺(tái)對(duì)具體硬件的無關(guān)性，使設(shè)計(jì)者能更大程度地將自己的才智和創(chuàng)造力集中在設(shè)計(jì)項(xiàng)目性能的提高和成本的降低上，而將更具體的硬件實(shí)現(xiàn)工作讓專門部門來完成。 EDA 不但在整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力，在各個(gè)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試（邊界掃描技術(shù)）。 （ 6）適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案