山東大學(xué)范愛(ài)萍數(shù)字電子技術(shù)第10章(10)-文庫(kù)吧資料
2025-01-05 07:56本頁(yè)面
【正文】 4 68 EPM7128S 128 2500 8 100 EPM7160S 160 3200 10 104 EPM7192S 192 3750 12 124 EPM7256S 256 5000 16 164 高密度 PLD 數(shù)字電子技術(shù)基礎(chǔ) 上一頁(yè) 下一頁(yè) 回目錄 退出 二、現(xiàn)場(chǎng)可編程邏輯陣列 FPGA FPGA一般采用 SRAM工藝或 Flash工藝。每個(gè) LAB中包含 16個(gè)宏單元，每個(gè)宏單元由可編程的與 /或電路和可編程的觸發(fā)器組成。豐富的內(nèi)部連線為塊與塊之間提供了快速、具有固定延時(shí)的通路，通過(guò)編程修改內(nèi)部連線即可改變器件的邏輯功能。 SYN ACO AC1(n) XOR(n) 工作模式 輸出極性 備注 1 0 1 / 專用輸入 / 1和 11腳為數(shù)據(jù)輸入、 三態(tài)門禁止 1 0 0 0 專用組合 輸出 低電平有效 1和 11腳為數(shù)據(jù)輸入、 三態(tài)門選通 1 高電平有效 1 1 1 0 反饋組合 輸出 低電平有效 1和 11腳為數(shù)據(jù)輸入、三態(tài)門選通信號(hào)是第一乘積項(xiàng)，反饋信號(hào)取自 I/O 1 高電平有效 0 1 1 0 時(shí)序電路 組合輸出 低電平有效 1腳接 CLK， 11腳接 ， 至少另有一個(gè) OLMC為寄存器輸出模式 1 高電平有效 0 1 0 0 寄存器 輸出 低電平有效 1腳接 CLK， 11腳接 1 高電平有效 OEOEOLMC的 5種工作模式 低密度 PLD 數(shù)字電子技術(shù)基礎(chǔ) 上一頁(yè) 下一頁(yè) 回目錄 退出 高密度 PLA 高密度 PLD主要有現(xiàn)場(chǎng)可編程門陣列 FPGA和復(fù)雜可編程邏輯器件 CPLD兩大類。 GAL的結(jié)構(gòu) GAL16V8包括： 一個(gè) 64 32位的可編程與陣列、 8個(gè)輸入邏輯宏單元（ OLMC）、 9個(gè)輸入緩沖器、 8個(gè)三態(tài)輸出緩沖器和 8個(gè)反饋 /輸入緩沖器。 （ 1）根據(jù) 2線 — 4線譯碼器的真值表，寫出邏輯表達(dá)式： B EI 1 1 1 A ≤1 ≤1 ≤1 ≤1 1 Y 0 Y 2 Y Y 3 BAEIY 0 ? BAEI ?1 BAEIY ?2 ABEI?3（ 2）畫出用 PAL實(shí)現(xiàn)的陣列圖。 它的結(jié)構(gòu)是與陣列可編程 ， 而或陣列固定 ， 這種結(jié)構(gòu)可使得編程比較簡(jiǎn)單 。 （ 2）根據(jù)驅(qū)動(dòng)方程，畫出 PLA的陣列圖。 （ 1）由第六章的介紹可知，各觸發(fā)器的驅(qū)動(dòng)方程為： 21021033 QXXQKJ ??? 101022 XQXQKJ ??? 0011 QXXQKJ ??? 100 ?? KJ0101 1001 Q 1011 Q 3 Q 1100 1101 2 0111 1000 0000 1010 1 0100 0110 Q 0 1111 1110 0001 0010 0011 X/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 1/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 低密度 PLD 數(shù)字電子技術(shù)基礎(chǔ) 上一頁(yè) 下一頁(yè) 回目錄 退出 PLA與 PROM相比 ， 有效地提高了芯片利用率 ， 縮小了系統(tǒng)體積 。 低密度 PLD 數(shù)字電子技術(shù)基礎(chǔ) 上一頁(yè) 下一頁(yè) 回目錄 退出 （ 2）用卡諾圖進(jìn)行化簡(jiǎn)，化簡(jiǎn)后得到的邏輯表達(dá)式為： 00AL ? 10011 AAAAL ?? 001222 AAAAAAAAL 130 ???033 AAAAAL 123 ??（ 3）畫出用 PLA實(shí)現(xiàn)該碼變換器的電路圖 ≤1 1 ≤1 1 ≤1 1 A 3 A 2 1 A 0 A 1 ≤1 1 L L 0 L 3 L 2 低密度 PLD 數(shù)字電子技術(shù)基礎(chǔ) 上一頁(yè) 下一頁(yè) 回目錄 退出 2．時(shí)序型 PLA應(yīng)用舉例 用時(shí)序型的 PLA設(shè)計(jì)一個(gè)可逆的同步 4位二進(jìn)制計(jì)數(shù)器 。 1 1 1 ≤1 ≤1 ≤1 I I I O O O 2 2 1 1 0 0 可編程“與”陣列 可編程“或”陣列 PLA有組合型和時(shí)序型兩種類型，分別實(shí)現(xiàn)組合電路和時(shí)序電路。 PLD的結(jié)構(gòu)與分類 數(shù)字電子技術(shù)基礎(chǔ) 上一頁(yè) 下一頁(yè) 回目錄 退出 （ 1） 輸入緩沖器 四、 PLD的電路表示方法 ACAB ?? ,（ 2） PLD的連線方式 A C A B C 1 B 編程連接 不連接 固定連接
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