【正文】 3 BAEIY 0 ? BAEI ?1 BAEIY ?2 ABEI?3（ 2）畫出用 PAL實(shí)現(xiàn)的陣列圖。 低密度 PLD 數(shù)字電子技術(shù)基礎(chǔ) 上一頁 下一頁 回目錄 退出 （ 2）用卡諾圖進(jìn)行化簡，化簡后得到的邏輯表達(dá)式為： 00AL ? 10011 AAAAL ?? 001222 AAAAAAAAL 130 ???033 AAAAAL 123 ??（ 3）畫出用 PLA實(shí)現(xiàn)該碼變換器的電路圖 ≤1 1 ≤1 1 ≤1 1 A 3 A 2 1 A 0 A 1 ≤1 1 L L 0 L 3 L 2 低密度 PLD 數(shù)字電子技術(shù)基礎(chǔ) 上一頁 下一頁 回目錄 退出 2．時(shí)序型 PLA應(yīng)用舉例 用時(shí)序型的 PLA設(shè)計(jì)一個(gè)可逆的同步 4位二進(jìn)制計(jì)數(shù)器 。 第三類就是可編程邏輯芯片（ PLD）。 第一類是通用芯片。數(shù)字電子技術(shù)基礎(chǔ) 上一頁 下一頁 回目錄 退出 第十章 可編程邏輯器件 高密度 PLD簡介 PLD的基本概念 低密度 PLD 基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì)流程 數(shù)字電子技術(shù)基礎(chǔ) 上一頁 下一頁 回目錄 退出 引 言 前面介紹的組合電路和時(shí)序電路的集成芯片都屬于標(biāo)準(zhǔn)邏輯器件，它們的功能是固定的，比如譯碼器只能實(shí)現(xiàn)譯碼，計(jì)數(shù)器只能實(shí)現(xiàn)計(jì)數(shù)。 數(shù)字電子技術(shù)基礎(chǔ) 上一頁 下一頁 回目錄 退出 PLD的基本結(jié)構(gòu)與分類 一、 PLD的由來 數(shù)字集成電路就其應(yīng)用而言可以分為三大類。 缺點(diǎn)：它的開發(fā)周期長、成本高，只適用于那些大批量生產(chǎn)的電子產(chǎn)品。 低密度 PLD 真 值 表 輸出（ 8421碼） 輸出（余 3碼） 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 L3 L2 L1 L0 A3 A2 A1 A0 解： （ 1） 列出真值表： 1．組合型 PLA應(yīng)用舉例 用 PLA設(shè)計(jì)一個(gè)將余 3碼變換成 8421BCD碼的組合邏輯電路。 三 、 可編程陣列邏輯 PAL 1 I 0 1 1 I 1 2 I ≤1 O 0 ≤1 1 O ≤1 2 O O 3 ≤1 低密度 PLD 數(shù)字電子技術(shù)基礎(chǔ) 上一頁 下一頁 回目錄 退出 例 用 PAL實(shí)現(xiàn) 2線 — 4線譯碼器 。 1． MAX7000S系列的系統(tǒng)結(jié)構(gòu)（ Altera公司的產(chǎn)品） 采用 E2PROM工藝，由邏輯陣列塊 LAB、可編程的互連矩陣 PIA、輸入 /輸出控制塊等幾部分組成。 LE1 4 LE2 4 LE3 4 LE4 4 LE5 4 LE6 4 LE7 4 LE8 4 4 8 2 專用輸入和全局信號(hào) 行互連 LAB局部互連 LAB控制信號(hào) 進(jìn)位輸出和級(jí)連輸出 8 24 16 8 列 — 行互連 列互連 4 16 2 進(jìn)位輸入和 級(jí)連輸入 6 高密度 PLD 數(shù)字電子技術(shù)基礎(chǔ) 上一頁 下一頁 回目錄 退出 4． FLEX10K的結(jié)構(gòu)圖 由一系列 LAB和嵌入式陣列塊 EAB構(gòu)成的。 低密度的 PLD主要有 ROM、PLA、 PAL和 GAL四種