【正文】 000。 439。b1001 : yi_r 1639。b0000_0001_0000_0000。 439。b0111 : yi_r 1639。b0000_0000_0100_0000。 439。b0101 : yi_r 1639。b0000_0000_0001_0000。 439。b0011 : yi_r 1639。b0000_0000_0000_0100。 439。b0001 : yi_r 1639。b0000_0000_0000_0001。 always t_yi //yi_r 的功能是，在移位鍵下實(shí)現(xiàn)相應(yīng)時(shí)間部分的修改 case t_yi 439。 else if yi_en t_yi t_yi+439。 always posedge clk or negedge rst_n if !rst_n t_yi 439。 // reg [3:0] t_yi。 output [15:0] alr_led_r。 output [3:0] alr_clk_fen_shi。 output [3:0] alr_clk_shi_shi。 output [3:0] clk_miao_shi。 output [3:0] clk_fen_shi。 output [3:0] clk_shi_shi。 output [3:0] clk_ri_ge。 output [3:0] clk_yue_ge。 output [3:0] clk_nian_ge。 output [3:0] clk_nian_bai。 input alr_clk_sw。 input alr_jian。 input alr_yi。 input jia_en。 input r_en。 input clk。 ~r8[0] 。 ~r8[1] 。 ~r8[2] 。 ~r8[0] 。 //否則，即使按下也輸出無(wú)效 assign jian_en r5 amp。 r9[1] amp。 ~r8[2] 。 assign yi_en r5 amp。b111。 always posedge clk or negedge rst_n if rst_n 139。 else if t_3 2039。b0 r8 339。b1。b0。b0。 always posedge clk or negedge rst_n if rst_n 139。 assign key_an3 r7 amp。b111。 always posedge clk or negedge rst_n if rst_n 139。b111。 always posedge clk or negedge rst_n if rst_n 139。//20ms 500_000*40ns reg [2:0] r6,r7,r8,r9。 //如果按鍵 key_r 只摁一次，則 r5 置無(wú)效 0 assign r_en r5。 else if key_an2 r5 139。d74_999_999 r5 139。b0。 always posedge clk or negedge rst_n //按鍵 key_r 長(zhǎng)摁計(jì)數(shù)滿 3s，將 r5 置有效 1 if rst_n 139。 else t_1 2739。b0 t_1 t_1+2739。b0。 always posedge clk or negedge rst_n //檢測(cè)按鍵 key_r 是否是長(zhǎng)摁 if rst_n 139。 ~r3 。 else r4 r3。b0 r4 139。d499_999 r3 key_r。b1。 //key_an1 高電平時(shí)，消抖計(jì)數(shù)器清零，否則計(jì)數(shù)實(shí)現(xiàn)消抖延遲 20ms always posedge clk or negedge rst_n if rst_n 139。 else t_2 t_2+2039。 else if key_an1 t_2 2039。b0 t_2 2039。 ~r1 。 else r2 r1。b0 r2 139。 else r1 key_r。b0 r1 139。 wire key_an1,key_an2。//3s 75000_000*40ns reg [19:0] t_2。 output alr_jian。 output alr_yi。 output jia_en。 output r_en。 input key_jia。 input key_r。 input clk。 display i3 //顯示模塊 1602 .clk clk , .rst_n rst_n , .r_en r_en , .yi_en yi_en , .alr_clk_sw alr_clk_sw , .sw1 sw1 , .sw2 sw2 , .sw3 sw3 , .alr_clk_shi_shi alr_clk_shi_shi , .alr_clk_shi_ge alr_clk_shi_ge , .alr_clk_fen_shi alr_clk_fen_shi , .alr_clk_fen_ge alr_clk_fen_ge , .clk_nian_qian clk_nian_qian , .clk_nian_bai clk_nian_bai , .clk_nian_shi clk_nian_shi , .clk_nian_ge clk_nian_ge , .clk_yue_shi clk_yue_shi , .clk_yue_ge clk_yue_ge , .clk_ri_shi clk_ri_shi , .clk_ri_ge clk_ri_ge , .clk_xing clk_xing , .clk_shi_shi clk_shi_shi , .clk_shi_ge clk_shi_ge , .clk_fen_shi clk_fen_shi , .clk_fen_ge clk_fen_ge , .clk_miao_shi clk_miao_shi , .clk_miao_ge clk_miao_ge , .data data , .rs rs , .en en , .rw rw , .lcd_on lcd_on , .lcd_blon lcd_blon , .seg7 seg7 , .seg6 seg6 , .seg5 seg5 , .seg4 seg4 。 key_scan i1 //按鍵處理模塊 .clk clk , .rst_n rst_n , .key_r key_r , .key_yi key_yi , .key_jia key_jia , .key_jian key_jian , .r_en r_en , .yi_en yi_en , .jia_en jia_en , .jian_en jian_en , .alr_yi alr_yi , .alr_jia alr_jia , .alr_jian alr_jian 。 wire [3:0] alr_clk_fen_shi。 wire [3:0] alr_clk_shi_shi。 wire [3:0] clk_miao_shi。 wire [3:0] clk_fen_shi。 wire [3:0] clk_shi_shi。 wire [3:0] clk_ri_ge。 wire [3:0] clk_yue_ge。 wire [3:0] clk_nian_ge。 wire [3:0] clk_nian_bai。 wire alr_jian。 wire alr_yi。 wire jia_en。 wire r_en。 output [15:0] alr_led_r。 output [6:0] seg5。 output [6:0] seg7。 output lcd_on。 output en。 output [7:0] data。 input sw2。 input alr_clk_sw。 input key_jian。 input key_yi。 input rst_n。 附錄：數(shù)字萬(wàn)年歷 Verilog 源代碼 頂層文件： module clk_1602 clk, rst_n, key_r, key_yi, key_jia, key_jian, alr_clk_set, alr_clk_sw, sw1,sw2,sw3, rs, rw, en, lcd_on, lcd_blon, data, seg7,seg6,seg5,seg4, alr_led_r, led_g 。 再者，本次課程設(shè)計(jì)很大程度下加強(qiáng)了前段時(shí)間自學(xué)的 Verilog 語(yǔ)言與編寫應(yīng)用，理解了硬件描述在 FPGA 內(nèi)部的分析綜合情況。再者是學(xué)習(xí)了例外一種硬件描述語(yǔ)言 VHDL，雖然本系統(tǒng)是采用自身比較擅長(zhǎng)的 Verilog 語(yǔ)言進(jìn)行代碼的編寫，但從某種程度上來(lái)說(shuō)，通過(guò)兩種語(yǔ)言之間的對(duì)比和聯(lián)系的學(xué)習(xí)方法，收獲很大的一點(diǎn)就是理解了 FPGA 內(nèi)部門電路系統(tǒng)搭建運(yùn)行與語(yǔ)言代碼編寫的聯(lián)系和工作原理，相比之下， FPGA 的多并發(fā)處理系統(tǒng)對(duì)比較其他所有包括嵌入式等微處理器設(shè)計(jì)開發(fā)系統(tǒng)有其非常鮮明的特點(diǎn)，以往一些如嵌入式微處理器處理過(guò)程都是順序執(zhí)行代碼內(nèi)容，而 FPGA 真正實(shí)現(xiàn)了并發(fā)多線程的處理，相比之下，對(duì)于以往傳統(tǒng)未處理器相對(duì)復(fù)雜的問(wèn)題對(duì)于用 FPGA 處理可能將會(huì)大大簡(jiǎn)化，如本數(shù)字萬(wàn)年歷系統(tǒng)就是很明顯的一個(gè)例子，但對(duì)于某些比較簡(jiǎn)單的單線處理問(wèn)題對(duì)于 FPGA 來(lái)說(shuō)在代碼編寫就顯得比較麻煩，例如本系統(tǒng)中的液晶顯示屏驅(qū)動(dòng)程序的編寫， FPGA 對(duì)時(shí)序的要求較傳統(tǒng)處理器更加嚴(yán)格，但實(shí)現(xiàn)速度更快，這些是本次課程設(shè)計(jì)過(guò)程中體驗(yàn)比較深刻的一點(diǎn) 。 6．課程設(shè)計(jì)收獲及體會(huì) 本次課程設(shè)計(jì)，在自身現(xiàn)有的 FPGA的知識(shí)基礎(chǔ)上，幫助我很好的加強(qiáng)了 FPGA的訓(xùn)練和實(shí)踐。這從芯片內(nèi)部門電路單元或寄存器延遲角度講也是有可能的 ②本人自身代碼編寫風(fēng)格特點(diǎn)不好，導(dǎo)致代碼編寫中出現(xiàn)難以察覺(jué)的錯(cuò)誤，與傳統(tǒng)編程語(yǔ)言不同，硬件描述語(yǔ)言不是主打簡(jiǎn)潔，而是追求一個(gè)良好的代碼風(fēng)格，良好的代碼風(fēng)格對(duì)于系統(tǒng)穩(wěn)定運(yùn)行有不可忽視的作用。 Bug 分析：基于設(shè)計(jì)系統(tǒng)中采用的平潤(rùn)年的處理方法順利實(shí)現(xiàn)了萬(wàn)年歷中日的走時(shí)，由此可證明同樣的算法也可處理月份，使之正常走時(shí)。其他位數(shù)在平潤(rùn)年情況下均正常。限于學(xué)時(shí)有限，始終未能找到錯(cuò)誤源頭。 系統(tǒng)還設(shè)置了液晶顯示屏的背光開關(guān)，顯示開關(guān)控制開關(guān)，可實(shí)現(xiàn)液晶顯示屏的顯示與否，以及背光的有無(wú)。其中上 /下午為系統(tǒng)自動(dòng)判斷，無(wú)須修改。若此時(shí)按下設(shè)置移位鍵，則光標(biāo)移到秒的十位閃爍。由此循環(huán)，實(shí)現(xiàn)任意修改鬧鐘。在鬧鐘開關(guān)關(guān)閉狀態(tài)下，數(shù)碼管滅，相應(yīng)鬧鈴功能關(guān)閉。 在每個(gè) 59 分 50 秒開始，整點(diǎn)報(bào)時(shí)綠色 LED 以流水效果進(jìn)行閃爍，閃爍時(shí)間10 秒，即整點(diǎn)時(shí)停止。 4．系統(tǒng)運(yùn)行結(jié)果 系統(tǒng)實(shí)現(xiàn)功能和結(jié)果如下： 系統(tǒng)正常運(yùn)行時(shí)，按萬(wàn)年歷實(shí)時(shí)時(shí)鐘的功能正常運(yùn)行，其中，液晶顯示屏1602 越每 600 毫秒更 新一次。 Lcd1602 液晶顯示屏寫時(shí)序圖 LCD1602 驅(qū)動(dòng)狀態(tài)機(jī) ④頂層模塊為： clk_1602 2．系統(tǒng) Verilog 代碼軟件分析綜合結(jié)果 系統(tǒng) Verilog 模塊綜合的 R