【正文】 r5 置無(wú)效 0 assign r_en r5。 always posedge clk or negedge rst_n if rst_n 139。b0。 else if t_3 2039。 ~r8[2] 。 ~r8[2] 。 input r_en。 input alr_clk_sw。 output [3:0] clk_ri_ge。 output [3:0] alr_clk_shi_shi。 always posedge clk or negedge rst_n if !rst_n t_yi 439。b0001 : yi_r 1639。 439。b0000_0000_0100_0000。b1001 : yi_r 1639。 439。b0100_0000_0000_0000。d0。b1。 reg [3:0] clk_fen_shi_r。 else if t_1s 2539。d10 clk_miao_ge_r 439。amp。 else if clk_miao_ge_r 439。b1。amp。b0。b1。d4 amp。amp。b0。 else if clk_shi_ge_r 439。b1。amp。 jian_en clk_xing_r clk_xing_r339。d7, 839。d1。d4 || yi_r[8]amp。 end 839。d1 clk_ri_ge_r 439。 clk_shi_ge_r 439。b1。b0100_0000,839。b0101_0110,839。b1000_0100,839。 else if clk_ri_ge_r 439。amp。b0000_0000:begin //年份的低兩位為00 時(shí)，判斷高兩位是否能整除 4，確定閏年 case clk_nian_qian_r,clk_nian_bai_r 839。b0010_0100,839。b1000_0000,839。b1001_0110,839。d10 clk_ri_ge_r 439。 jia_en clk_ri_ge_r clk_ri_ge_r+439。amp。d2 amp。amp。d1。d4 || yi_r[8]amp。 end endcase end default:。d8, 839。 else if clk_ri_shi_r 439。 else if yi_r[9]amp。d17 :begin if clk_ri_shi_r 439。d0。 jian_en clk_ri_shi_r clk_ri_shi_r439。b0000_1000, 839。b0100_0100,839。b1001_0010,839。d0。b1。b0001_0010,839。b0010_1000, 839。b0110_0100,839。d3 amp。 else if clk_ri_ge_r 439。b1。d3 clk_ri_shi_r 439。amp。d0。b1。 else if clk_yue_shi_r 439。 。 endcase end always posedge clk or negedge rst_n //月的個(gè)位，同上判斷大小月，閏年 if !rst_n clk_yue_ge_r 439。amp。 clk_ri_ge_r 439。b1。d0。amp。d4 clk_ri_shi_r 439。b1001_0110,839。b1000_0000,839。b0010_0100,839。b0000_0000:begin case clk_nian_qian_r,clk_nian_bai_r 839。amp。 clk_ri_ge_r 439。b0111_0110,839。b0110_0000,839。b0000_0100,839。 else if yi_r[9]amp。 else if clk_ri_shi_r 439。d6, 839。 jia_en clk_ri_shi_r clk_ri_shi_r+439。d2 clk_ri_shi_r 439。d5, 839。 jian_en clk_ri_ge_r clk_ri_ge_r439。amp。 clk_ri_ge_r 439。b1。d0。 end default:begin if clk_ri_shi_r 439。d4 || yi_r[8]amp。d1。b1001_0010,839。b0101_0110,839。b0100_0000,839。b1。 clk_shi_ge_r 439。d0 clk_ri_ge_r 439。b0110_1000, 839。b0101_0010,839。b0001_0110,839。amp。d2 amp。amp。 jian_en clk_ri_ge_r clk_ri_ge_r439。amp。 clk_ri_ge_r 439。d3, 839。 else if yi_r[7] amp。 else if clk_shi_ge_r 439。amp。d3 clk_shi_shi_r 439。b1。 else if clk_fen_shi_r 439。b0。amp。b1。 else if clk_miao_shi_r 439。amp。d6 clk_miao_shi_r 439。b1。b0。b0 t_1s 2539。 reg [3:0] clk_shi_shi_r。b0。d2。 439。b1011 : yi_r 1639。b0000_0001_0000_0000。 439。b0011 : yi_r 1639。b0000_0000_0000_0001。 // reg [3:0] t_yi。 output [3:0] clk_miao_shi。 output [3:0] clk_yue_ge。 input alr_jian。 input clk。 ~r8[0] 。 assign yi_en r5 amp。b0 r8 339。 always posedge clk or negedge rst_n if rst_n 139。b111。 else if key_an2 r5 139。 else t_1 2739。 ~r3 。b1。b0 t_2 2039。 else r1 key_r。 output alr_jian。 input key_jia。 key_scan i1 //按鍵處理模塊 .clk clk , .rst_n rst_n , .key_r key_r , .key_yi key_yi , .key_jia key_jia , .key_jian key_jian , .r_en r_en , .yi_en yi_en , .jia_en jia_en , .jian_en jian_en , .alr_yi alr_yi , .alr_jia alr_jia , .alr_jian alr_jian 。 wire [3:0] clk_fen_shi。 wire [3:0] clk_nian_ge。 wire jia_en。 output [6:0] seg7。 input sw2。 input rst_n。 6．課程設(shè)計(jì)收獲及體會(huì) 本次課程設(shè)計(jì)，在自身現(xiàn)有的 FPGA的知識(shí)基礎(chǔ)上，幫助我很好的加強(qiáng)了 FPGA的訓(xùn)練和實(shí)踐。限于學(xué)時(shí)有限，始終未能找到錯(cuò)誤源頭。由此循環(huán)，實(shí)現(xiàn)任意修改鬧鐘。 Lcd1602 液晶顯示屏寫時(shí)序圖 LCD1602 驅(qū)動(dòng)狀態(tài)機(jī) ④頂層模塊為： clk_1602 2．系統(tǒng) Verilog 代碼軟件分析綜合結(jié)果 系統(tǒng) Verilog 模塊綜合的 RTL 視圖如下： 系統(tǒng)綜合報(bào)告如下： 3．系統(tǒng)代碼的重要變量及模塊名稱 由于系統(tǒng)代碼量較大，其中涉及的寄存器變量較多， always 塊語(yǔ)句較多，在源代碼的各個(gè)文件模塊里面均有詳細(xì)的注釋說(shuō)明，這里不一一列舉，詳見(jiàn)源代碼。在鬧鐘設(shè)置開(kāi)關(guān)有效狀態(tài)下，其他三個(gè)按鍵對(duì)于鬧鐘設(shè)定有效。 顯示模塊：采用液晶屏 1602 作為數(shù)字萬(wàn)年歷的主顯示屏，由于屏幕顯示字符數(shù)量有限，再考慮本課程設(shè)計(jì)的綜 合全面性，這里鬧鐘顯示部分采用 6 位數(shù)碼管作為顯示。 時(shí)鐘發(fā)生模塊：基于系統(tǒng)外部輸入基準(zhǔn)時(shí)鐘源進(jìn)行秒計(jì)數(shù)，產(chǎn)生秒時(shí)鐘，在此基礎(chǔ)上可進(jìn)行相關(guān)判斷已經(jīng)在計(jì)數(shù)處理產(chǎn)生其他需要的時(shí)間信號(hào)。 ③日，月，年。 2．?dāng)U展功能 設(shè)計(jì)模式選擇計(jì)數(shù)器，通過(guò)計(jì)數(shù)器來(lái)控制各個(gè)功能之間轉(zhuǎn)換。 具有鬧鐘功能，鬧鐘時(shí)間可以任意設(shè)定（設(shè)定的形式同樣為通過(guò)按鍵累加），并且在設(shè)定的時(shí)間能夠進(jìn)行提示，提示同樣可以由 LED 閃爍實(shí)現(xiàn)。 ②星期，上 /下午。各個(gè)模塊及其相關(guān)實(shí)現(xiàn)功能描述，同時(shí)具體的代碼中模塊設(shè)計(jì)將以此基礎(chǔ)進(jìn)行代碼的編寫，詳細(xì)代碼設(shè)計(jì)將在后面給出。功能開(kāi)關(guān)主要控制整個(gè)系統(tǒng)的復(fù)位，鬧鐘開(kāi)關(guān)，液晶顯示屏的讀寫開(kāi)關(guān)，背光，讀寫等，這里全部采用二狀態(tài)的撥碼開(kāi)關(guān)實(shí)現(xiàn)。 算法描述：每個(gè)消抖處理才用延遲打兩拍的處理方法實(shí)現(xiàn)消抖 20 毫秒，其中對(duì)于設(shè)定復(fù)位按鍵設(shè)定長(zhǎng)按下達(dá) 3S 為有效輸出，短按一下置無(wú)效，在設(shè)置復(fù)位有效狀態(tài)下其他三個(gè)按鍵對(duì)于萬(wàn)年歷時(shí)鐘部分方有效。數(shù)碼管的驅(qū)動(dòng)直接才有并行數(shù)據(jù)輸出即可。 在鬧鐘設(shè)置開(kāi)關(guān)有效狀態(tài)下，按下功能“加”鍵，鬧鐘的分鐘的個(gè)位加 1，按下功能“減”則該位減 1，若按下設(shè)置移位鍵后，再按功能“加”或“減” ，則分鐘的十位加 1 或者減 1。 5．系統(tǒng) 設(shè)計(jì)指標(biāo)情況分析 本系統(tǒng)基本實(shí)現(xiàn)課程設(shè)計(jì)的基本功能和擴(kuò)展功能要求，但本次課程設(shè)計(jì)過(guò)程中仍存在以下一個(gè) Bug 和一個(gè)需要完善的功能點(diǎn)。 ③還有可能是代碼中各個(gè) 寄存器變量的復(fù)合判斷使得代碼編寫過(guò)程中出現(xiàn)了不易察覺(jué)的錯(cuò)誤。 input clk。 input sw1。 output lcd_blon。 wire yi_en。 wire [3:0] clk_nian_shi。 wire [3:0] clk_shi_ge。 wire [3:0] alr_clk_fen_ge。 input key_yi。 output alr_jia。b1。 //有 key_r 低電平時(shí)，key_an1 產(chǎn)生一個(gè)時(shí)鐘的高電平 always posedge clk or negedge rst_n if rst_n 139。b0 r3 139。 assign key_an2 r4 amp。b1。b1。b0 r6 339。 ~r6 。 always posedge clk or negedge rst_n if rst_n 139。 else r9 r8。 r9[0] amp。 endmodule 萬(wàn)年歷時(shí)鐘處理模塊文件： module clock clk, rst_n, r_en, yi_en, jia_en, jian_en, alr_yi, alr_ji