基于vhdl的串口rs232電路設(shè)計(jì)-文庫吧資料
2024-09-01 14:23本頁面
【正文】 收的準(zhǔn)確性，減少誤碼率，每一位數(shù)據(jù)都用3倍頻的波特率對(duì)數(shù)據(jù)進(jìn)行采樣（如圖3所示），然后對(duì)3次采樣結(jié)果進(jìn)行判決：如果3次采樣中至少有2次為高電平，則接收這一位數(shù)據(jù)被判決為高電平，否者，為低電平。其中clk為6MHz的時(shí)鐘；en控制波形的產(chǎn)生； Clock1為9600Hz的接收時(shí)鐘； Clock3為3倍頻的采樣時(shí)鐘。end process。end if。elseClock3=39。if (count=100 or count=300 or count=500 ) thenClock3=39。039。 count:=0。if count=625 thenClock1=39。 thenNUll。beginif en=39。end count625。entity count625 isport(clk,en:in std_logic。下面是實(shí)現(xiàn)上述功能的VHDL源程序：library ieee。為提高接收的準(zhǔn)確性，減少誤碼率，每一位數(shù)據(jù)都用3倍頻的波特率對(duì)數(shù)據(jù)進(jìn)行采樣（如圖3所示），然后對(duì)3次采樣結(jié)果進(jìn)行判決：如果3次采樣中至少有2次為高電平，則接收這一位數(shù)據(jù)被判決為高電平，否者，為低電平。結(jié)果顯示，輸出完全是按數(shù)據(jù)幀格式發(fā)送的。用的是 Altera公司的MAX+plus II Baseline，這個(gè)工具支持VHDL的編譯、仿真。變量count 在進(jìn)程中用來記錄發(fā)送的數(shù)據(jù)數(shù)目，當(dāng)數(shù)據(jù)幀發(fā)送完后，發(fā)送端就一直發(fā)送停止位(邏輯1)。其中，Send_data(0 to 9)表示需要發(fā)送的數(shù)據(jù)幀，發(fā)送時(shí)，開始位Send_data(0)必須為邏輯0，停止位Send_data(9)必須為邏輯1，否者與硬件電路連接的設(shè)備接收到的數(shù)據(jù)會(huì)出現(xiàn)錯(cuò)誤。end process。end if。elseserial=Send_data(count)。139。 thencount:=0。beginif en=39。end 。Send_data:in std_logic_vector(9 downto 0)。use 。 發(fā)送電路的設(shè)計(jì)根據(jù)采用的幀格式,需要發(fā)送的數(shù)據(jù)為10位(1位開始位、8位數(shù)據(jù)位、1位停止位)，在發(fā)送完這10位后，就應(yīng)該停止發(fā)送，并使發(fā)送端電平處于邏輯1，然后等候下次的發(fā)送。對(duì)于6MHz時(shí)鐘，需要設(shè)計(jì)一個(gè)625進(jìn)制的分頻器來產(chǎn)生9600波特率的時(shí)鐘信號(hào)。為產(chǎn)生高精度的時(shí)鐘，我選了6MHz（6M能整除9600）的晶振來提供外部時(shí)鐘。3 串行發(fā)送電路的設(shè)計(jì)為簡化電路設(shè)計(jì)的復(fù)雜性，采用的幀格式為： 1位開始位+8位數(shù)據(jù)位+1位停止位，沒有校驗(yàn)位，波特率
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