【正文】 ELSE clkbaud_rec = 39。 PROCESS(div8_rec_reg) BEGIN IF (div8_rec_reg = 111) THEN clkbaud_rec = 39。 END IF。發(fā)送開(kāi)始后，時(shí)隙數(shù)在 8 倍波特率的時(shí)鐘下加 1 循環(huán) END IF。139。139。 ELSE IF(clkbaud8x39。139。 END PROCESS。 END IF。) THEN 接收開(kāi)始標(biāo)志 div8_rec_reg = div8_rec_reg + 001。) THEN IF (recstart = 39。EVENT AND clkbaud8x = 39。) THEN div8_rec_reg = 000。 PROCESS(clkbaud8x,rst) BEGIN IF ( rst = 39。 END IF。)THEN IF (div_reg = div_par 0000000000000001) THEN clkbaud8x = NOT clkbaud8x。EVENT AND clk=39。039。139。 END PROCESS。 END IF。)THEN div_reg 是某個(gè)延時(shí) IF (div_reg = div_par 0000000000000001) THEN div_reg = 0000000000000000。EVENT AND clk=39。) THEN div_reg = 0000000000000000。 PROCESS(clk,rst) BEGIN IF ( rst = 39。 END IF。 END IF。139。139。039。139。139。 ELSIF(clk39。 ) THEN key_entry1 = 39。 PROCESS(clk,rst) BEGIN IF ( rst = 39。 END IF。 END IF。) AND (t_delay = 00000000000000000000)) THEN start_delayt = 39。 ELSE IF (( key_input=39。039。 每次時(shí)鐘到來(lái)加 1 ELSE t_delay = 00000000000000000000。139。139。 ELSIF(clk39。 start_delayt = 39。139。 txd = txd_xhdl3。 BEGIN en =111110 。 確定有鍵按下標(biāo)志 ////////////////////////////////////////////// CONSTANT div_par : std_logic_vector(15 DOWNTO 0) := 0000000101000101。 開(kāi)始延時(shí)計(jì)數(shù)標(biāo)志 SIGNAL key_entry1 : std_logic。每次按鍵給 PC 發(fā)送 Wele字符串，這是發(fā)送狀態(tài)寄存器 SIGNAL t_delay : std_logic_vector(19 DOWNTO 0)。接受數(shù)據(jù)緩存 SIGNAL txd_buf : std_logic_vector(7 DOWNTO 0)。 接收寄存器 2，因?yàn)榻邮諗?shù)據(jù)為異步信號(hào)，故用兩級(jí)緩存 SIGNAL txd_reg : std_logic。 SIGNAL rxd_reg1 : std_logic。 開(kāi)始發(fā)送標(biāo)志 SIGNAL recstart_tmp : std_logic。 以波特率為頻率的接受使能信號(hào) SIGNAL clkbaud8x : std_logic。 接受狀態(tài)寄存器 SIGNAL clkbaud_tras : std_logic。 寄存器的計(jì)數(shù)值對(duì)應(yīng)接收時(shí)當(dāng)前位于的時(shí)隙數(shù) SIGNAL state_tras : std_logic_vector(3 DOWNTO 0)。分頻后得到頻率 8 倍波特率的時(shí)鐘 SIGNAL div8_tras_reg : std_logic_vector(2 DOWNTO 0)。 ARCHITECTURE arch OF UART IS //////////////////inner reg//////////////////// SIGNAL div_reg : std_logic_vector(15 DOWNTO 0)。 數(shù)碼管數(shù)據(jù) key_input : IN std_logic 按鍵輸入 )。 串行數(shù)據(jù) 發(fā)送端 en : OUT std_logic_vector(5 downto 0)。 rxd : IN std_logic。 ENTITY UART IS PORT ( clk : IN std_logic。 use 。 library IEEE。程序當(dāng)前設(shè)定的 div_par 的值是 0x104，對(duì)應(yīng)的波特率是 9600。 程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀 10 個(gè) bit（即無(wú)奇偶校驗(yàn)位）的串口控 制器， 10 個(gè) bit 是 1位起始位， 8個(gè)數(shù)據(jù)位， 1個(gè)結(jié)束 位。 資料利用情況如下： 5. 附錄 源程序 本模塊的功能是驗(yàn)證實(shí)現(xiàn)和 PC 機(jī)進(jìn)行基本的串口通信的功能。 管腳分布及說(shuō)明 元件清單及資源利用情況 所用元件分硬件和軟件：其中硬件包括 MAXⅡ?qū)嶒?yàn)板一個(gè)， USB 下載線，ＰＣ以及９針串口線。 具體實(shí)現(xiàn)如下：按下鍵 rst(124)進(jìn)行復(fù)位，然后通過(guò) input(撥碼開(kāi)關(guān) )輸入想要發(fā)送的字符的 ASCLL 碼，然后按下鍵 key(123)進(jìn)行發(fā)送。程序當(dāng)前設(shè)定的 div_par 的值是 0x104，對(duì)應(yīng)的波特率是 9600。 程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀 10個(gè) bit（即無(wú)奇偶校驗(yàn)位）的串口控制器， 10 個(gè) bit 是 1 位起始位， 8 個(gè)數(shù)據(jù)位， 1 個(gè)結(jié)束位。 4. 系統(tǒng)指標(biāo)測(cè)試 功能說(shuō)明 本模塊的功能是驗(yàn)證 實(shí)現(xiàn)和 PC 機(jī)進(jìn)行基本的串口通信的功能。 實(shí)驗(yàn)儀器問(wèn)題 本實(shí)驗(yàn)雖然涉及硬件儀器較少，但還是應(yīng)當(dāng)仔細(xì)閱讀 CPLD 個(gè)模塊使用說(shuō)明。后增加延時(shí)去抖的代碼。之后， send_state 計(jì)數(shù)加一，傳送下一個(gè)字母。 6 個(gè)數(shù)碼管的 8個(gè)輸入端是并聯(lián)在一起的， 起名為 AA~AG， AP，輸入端為高電平時(shí)，對(duì)應(yīng)段位就亮 對(duì)相應(yīng)的輸入十六進(jìn)制數(shù)，進(jìn)行譯碼后，使能數(shù)碼管，即可顯示。 開(kāi)始 復(fù)位？ 初始化 有按鍵？ 進(jìn)入發(fā)送狀態(tài)，位循環(huán)計(jì)數(shù)，字母循環(huán)計(jì)數(shù) 發(fā)送完成 結(jié)束 N Y N Y N Y 顯示模塊 實(shí)驗(yàn)中用到的 7 段數(shù)碼管是共陰極數(shù)碼管，共 6個(gè)。 recstart_tmp = 39。 recstart = 39。 rxd_buf = 00000000。 rxd_reg2 = 39。與此過(guò)程相關(guān)的信號(hào)量為： rxd_reg1 和rxd_reg2 兩級(jí)緩存， state_rec 接受狀態(tài)寄存器 ，初始化狀態(tài)如下： rxd_reg1 = 39。 接收模塊 接受過(guò)程恰好是發(fā)送過(guò)程的逆過(guò)程，實(shí)現(xiàn)一個(gè)串并轉(zhuǎn)換，把 rxd 上的來(lái)自 PC 的數(shù)據(jù)存放在 rxd_buf 中，實(shí)現(xiàn)通信。 txd_buf = 00000000。 trasstart = 39。初始化狀態(tài)如下： txd_reg = 39。 在每發(fā)送一幀數(shù)據(jù)前，先要檢測(cè)譯碼，檢測(cè)到撥碼開(kāi)關(guān)所輸入的 ASCll碼，然后把正確的數(shù)據(jù)裝入發(fā)送緩存寄存器 txd_buf 中。 系 統(tǒng) 時(shí) 鐘 是 50M ， 波 特 率 是 9600, 所 以 得 出 分 頻 系 數(shù)=50M/(8*9600*2)=325,轉(zhuǎn)換為二進(jìn)制為 0000000101000101；用 div_par 表示，分頻計(jì)數(shù)器為 div_reg，時(shí)隙寄存器 div8_tras_reg、 div8_rec_reg，分別代表發(fā)送，接受兩個(gè)過(guò)程。 CPLD key_input clk,rst clkbaud8x 分頻 模塊 發(fā)送模塊 接收模塊 顯示 模塊 PC txd rxd 顯示模塊：把接受寄存器中的內(nèi)容，正確 譯碼顯示在數(shù)碼管上。 發(fā)送模塊：把發(fā)送寄存器里的內(nèi)容按正確的時(shí)序通過(guò)串口發(fā)送到計(jì)算機(jī)上。 顯示部分，接受到的是相應(yīng)數(shù)字和字符的 ASCLL 碼，所以必須進(jìn)行譯碼顯示部分，在數(shù)碼管上顯示接受到的信息。 發(fā)送部分采用并串轉(zhuǎn)換，在先發(fā)送完一個(gè)低電平的起始位后，從 LSB到 MSB 的順序逐個(gè)發(fā) 出，再發(fā)一個(gè)高電平結(jié)束發(fā)送過(guò)程。 2. 系統(tǒng)設(shè)計(jì) 總體設(shè)計(jì) 各模塊設(shè)計(jì)及參數(shù) 本實(shí)驗(yàn)是串口異步通信的典型應(yīng)用，串口工作在全