【正文】 區(qū)別何在？（仕蘭微面試題目） 你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目） 描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。 ASIC:專用集成電路，它是面向?qū)ｉT(mén)用途的電路，專門(mén)為一個(gè)用戶設(shè)計(jì)和制造的。（仕蘭微面試題目） FPGA 和 ASIC的概念，他們的區(qū)別。 動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(xiě) (DRAM)。（仕蘭微 電子） 7 sram， falsh memory，及 dram的區(qū)別？（新太硬件面試） 7給出單管 DRAM 的原理圖 (西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官 205 頁(yè)圖 9 － 14b)，問(wèn)你有什么辦法提高 refresh time，總共有 5個(gè)問(wèn)題，記不起來(lái)了。 y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。（飛利浦－大唐 筆試） 7用 verilog/vhdl 寫(xiě)一個(gè) fifo控制器 (包括空，滿，半滿信號(hào) )。 例如 a： 0001100110110100100110 b： 0000000000100100000000 請(qǐng)畫(huà)出 state machine；請(qǐng)用 RTL描述其 state machine。（威盛） 7用 FSM 實(shí)現(xiàn) 101101 的序列檢測(cè)模塊。（未知） 7設(shè)計(jì)一個(gè)自動(dòng)飲料售賣(mài)機(jī)，飲料 10 分錢(qián)，硬幣有 5分和 10 分兩種，并考慮找零：（ 1） 畫(huà)出 fsm（有限狀態(tài)機(jī)）；（ 2）用 verilog編程，語(yǔ)法要符合 fpga 設(shè)計(jì)的要求；（ 3）設(shè)計(jì) 工程中 可使用的工具及設(shè)計(jì)大致過(guò)程。（揚(yáng)智電子筆試） 7設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣(mài) soda 水的，只能投進(jìn)三種硬幣，要正確的找回錢(qián) 數(shù)。（威盛 VIA 上海筆試試題） 6描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（未知） 6用 VERILOG或 VHDL寫(xiě)一段代碼，實(shí)現(xiàn)消除一個(gè) glitch。 endmodule 6請(qǐng)用 HDL描述四位的全加法器、 5分頻電路。 always (posedge clk or posedge reset) if(reset) q = 0。 output q。 input reset。 module dff8(clk , reset, d, q)。 endmodule 6可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)： a) 你所知道的可編程邏輯器 件有哪些？ b) 試用 VHDL或 VERILOG、 ABLE 描述 8位 D觸發(fā)器邏輯。 assign in = ~out。 always ( posedge clk or posedge reset) if ( reset) out = 0。 wire in。 input clk , reset。 else q = d。 reg [7:0] q。 input [7:0] d。 input clk。（南山之橋） 6寫(xiě)異步 D 觸發(fā)器的 verilog module。（南山之橋） 5用你熟悉的設(shè)計(jì)方式 設(shè)計(jì)一個(gè)可預(yù)置初值的 7進(jìn)制循環(huán)計(jì)數(shù)器， 15 進(jìn)制的呢？（仕蘭 微電子） 60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn) Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（華為） 5請(qǐng)畫(huà)出用 D 觸發(fā)器實(shí)現(xiàn) 2倍分頻的邏輯電路？（漢王筆試） 5怎樣用 D 觸發(fā)器、與或非門(mén) 組成二分頻電路？（東信筆試） 5 How many flipflop circuits are needed to divide by 16? (Intel) 16 分頻？ 5用 filpflop和 logicgate 設(shè)計(jì)一個(gè) 1位加法器，輸入 carryin和 currentstage，輸出 carryout 和 nextstage. （未知） 5用 D 觸發(fā)器做個(gè) 4進(jìn)制的計(jì)數(shù)。（未知） 5 latch與 register 的區(qū)別 ,為什么現(xiàn)在多用 latch如何產(chǎn)生的。（新太硬件面試） 4簡(jiǎn)述 latch和 filpflop的異同。（威盛） 4畫(huà)出 一種 CMOS的 D 鎖存器的電路圖和版圖。（揚(yáng)智電子筆試） 4用邏輯們畫(huà)出 D 觸發(fā)器。（未知） 4用波形表示 D 觸發(fā)器的功能。（華為） 給出兩個(gè)門(mén)電路讓你分析異同。 3給出一個(gè)簡(jiǎn)單的由多個(gè) NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫(huà)出各點(diǎn)波形。（仕蘭微電子） 3利用 4選 1實(shí)現(xiàn) F(x,y,z)=xz+yz’。（科廣試題） 3用邏輯們和 cmos 電路實(shí)現(xiàn) ab+cd。（威盛 VIA 上海筆試試題） 3用一個(gè)二選一 mux和一個(gè) inv實(shí)現(xiàn)異或。（威盛筆試題 circuit ） 2畫(huà)出 NOT,NAND,NOR 的符號(hào)，真值表，還有 transistor level 的電路。（威盛） 2 please show the CMOS inverter schmatic,layout and its cross sectionwith P well its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛筆試題 circuit ） 2 To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 2為什么一個(gè)標(biāo)準(zhǔn)的倒相器中 P管的寬長(zhǎng)比要比 N管的寬長(zhǎng)比大？（仕蘭微電子） 2用 mos 管搭出一個(gè)二輸入與非門(mén)。（未知） 2卡諾圖寫(xiě)出邏輯表達(dá)使。（威盛 VIA 上海筆試試題） 給出一個(gè)門(mén)級(jí)的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入， 使得輸出依賴于關(guān)鍵路徑。（威盛 VIA 上海筆試試題） 1說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。問(wèn)，觸發(fā)器 D2的建立時(shí)間 T3和保持時(shí)間應(yīng)滿足什么條件。（飛利浦－大唐筆試） Delay period setup – hold 1時(shí)鐘周期為 T,觸發(fā)器 D1的建立時(shí)間最大為 T1max， 最小為 T1min。（南山之橋） 1多時(shí)域設(shè)計(jì)中 ,如何處理信號(hào)跨時(shí)域。 1 IC 設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 上。 1如何解決亞穩(wěn)態(tài)。 CMOS輸出接到 TTL是可以直接互連。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。產(chǎn)生毛刺叫冒險(xiǎn)。 說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。如果不滿足建立和保持時(shí)間的話，那么 DFF 將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn) metastability的情況。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信 號(hào)需要保持不變的時(shí)間。如果 hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T 時(shí)間到達(dá)芯片，這個(gè) T 就是建立時(shí)間 Setup setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在 下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。（威盛 VIA 上海筆試試題） Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。 什么是 Setup 和 Holdup時(shí)間？（漢王筆試）