硬件開發(fā)工程師筆試題-文庫吧資料
2024-10-31 20:57本頁面
【正文】 時間，求中間組合邏輯的 delay 范圍。當(dāng)同步的是地址時，一般該地址應(yīng)采用格雷碼，因為格雷碼每 次只變一位，相當(dāng)于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步 FIFO 的設(shè)計中，比較讀寫地址的大小時，就是用這種方法。所以通常只同步很少位數(shù)的信號。這樣做是怕時鐘域 1中的這個信號，可能不滿足時鐘域 2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關(guān)系，是異步的。例如：時鐘域 1中的一個信號，要送到時鐘域 2，那么在這個信號送到時鐘域 2 之前，要先經(jīng)過時鐘域 2 的同步器同步后，才能進(jìn)入時鐘域 2。（南山之橋） 不同的時鐘域之間信號通信時需要進(jìn)行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用 FIFO,雙口 RAM，握手信號等。 1 MOORE 與 MEELEY 狀態(tài)機(jī)的特征。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。 1 IC 設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平 可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。（飛利浦－大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。Voh=,Vol=. 用 cmos 可直接驅(qū)動 ttl。 cmos 的高低電平分別為 :Vih=,Vil=。 CMOS 輸出接到 TTL 是可以直接互連。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。產(chǎn)生毛刺叫冒險。 說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。如果不滿足建立和保持時間的話，那么 DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) stability 的情況。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。如果 hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效） T時間到達(dá)芯片，這個 T就是建立時間 Setup setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。（威盛 VIA 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。（線或則是下拉電阻） 什么是 Setup 和 Holdup 時間？（漢王筆試） setup 和 holdup 時間 ,區(qū)別 .（南山之橋） 解釋 setup time 和 hold time 的定義和在時鐘信號延遲時的變化。 什么是 線與 邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。同步電路是由時序電路 (寄存器和各種觸發(fā)器 )和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時鐘控制下完成的。由於非
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