【正文】 llowew_time:integer:=5。end。 sign_state:in std_logic_vector(2 downto 0)。 ena_scan:in std_logic。entity hld2 isport(reset:in std_logic。use 。library ieee。flash_1hz=ena_one。end process。 end if。 ena_one=ena_one。 ena_two=39。 ena_one=not ena_one。 ena_two=39。139。139。 elsif (clk39。039。039。139。ena_scan=ena_s。 end if。039。 else clk_scan_ff=clk_scan_ff+1。 ena_s=39。139。 elsif (clk39。 ena_s=39。139。signal ena_two:std_logic。signal ena_s:std_logic。signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。constant two_hz_bit:positive:=7。architecture bhv of hld1 isconstant scan_bit:positive:=2。 flash_1hz:out std_logic)。 ena_scan:out std_logic。entity hld1 isport(reset:in std_logic。use 。致謝附錄紅綠燈交通信號系統(tǒng)的VHDL程序代碼：library ieee。 [8] 曾素瓊：《EDA技術(shù)在數(shù)字電路中的探討》，《實(shí)驗(yàn)科學(xué)與技術(shù)》，2005年第一期，第2225頁。[6] 潘松、黃繼業(yè)編著：《EDA技術(shù)實(shí)用教程》，第二版，北京：科學(xué)出版社，2005年，第13頁。[4] 孫芹芝、張瑾、蘇曉鷺：《基于EDA的交通燈控制系統(tǒng)》，《應(yīng)用天地》，2005年第五期，第6668頁。[2] 楊曉慧、許紅梅、楊會玲編著：《電子技術(shù)EDA實(shí)踐教程》，第一版，北京：國防工業(yè)出版社，2005年，第235240頁。在今后的電子產(chǎn)品研究開發(fā)過程中，EDA技術(shù)將會具有更好的開發(fā)手段和更高的性價比，并且將擁有更為廣闊的市場應(yīng)用前景。數(shù)字化時代的到來給人們的生活水平帶來了極大的改變，我們有理由相信，隨著數(shù)字化的深入，交通燈控制器的功能將日趨完善。通過此次設(shè)計(jì)，我對于VHDL硬件描述語言有了更深入地了解，也在原來所學(xué)的理論基礎(chǔ)上得到了進(jìn)一步地應(yīng)用。實(shí)現(xiàn)了三種顏色交通信號燈的交替點(diǎn)亮，以及時間的倒計(jì)時顯示，指揮行人和車輛安全通行。（6） 高可靠性。（5） 在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢。（3） 狀態(tài)機(jī)容易構(gòu)成性能良好的同步時序邏輯模塊，這對于大規(guī)模邏輯電路設(shè)計(jì)中令人深感棘手的競爭冒險現(xiàn)象無疑是一個上佳的選擇。（2） 由于狀態(tài)機(jī)的結(jié)構(gòu)相對簡單，設(shè)計(jì)方案相對固定，特別是可以定義符號化枚舉類型的狀態(tài)，這一切都為VHDL綜合器盡可能發(fā)揮其騏達(dá)的優(yōu)化功能提供了有利條件。 連接各個模塊light電路的工作就是將所有的子電路全部連接起來，進(jìn)行時序分析，當(dāng)程序完成后，再下載到FPGA，以便硬件電路的驗(yàn)證工作。 flash_1hz:out std_logic)。 ena_scan:out std_logic。例如，時鐘發(fā)生電路的組件代碼為： ponent hld1port(reset:in std_logic。u 元件定義：元件定義主要規(guī)定在VHDL設(shè)計(jì)中參與文件例化的文件接 口界面。一個程序包中至少應(yīng)該包含以下結(jié)構(gòu)中的一種：u 常數(shù)說明：如定義系統(tǒng)數(shù)據(jù)總線通道的寬度。上述問題在硬件描述語言的設(shè)計(jì)中也存在，在VHDL程序中的第一行(library ieee。但是，如果要進(jìn)一步設(shè)計(jì)較為復(fù)雜的程序時，庫中的命令可能就無法支持了。程序代碼見附錄3倒計(jì)時控制電路。在程序編寫過程中運(yùn)用到了conv_integer()語句，它可以將t_ff所賦的值轉(zhuǎn)換成整數(shù)。經(jīng)仿真后得到的時序圖(見圖9)：圖49 倒計(jì)時控制電路時序圖由倒計(jì)時控制電路的時序圖(見圖9)可以看出，當(dāng)clk時鐘信號來臨后，在ena_1hz脈沖信號的同時激勵下，led會按照預(yù)先設(shè)置好的時間開始逐1遞減，進(jìn)行倒計(jì)時顯示。圖48 倒計(jì)時控制電路系統(tǒng)輸入信號：clk：由外部信號發(fā)生器提供1kHz的時鐘信號；num1：接收系統(tǒng)主干道低電平信號；num2：接收系統(tǒng)主干道高電平信號；num7：接收系統(tǒng)支路低電平信號；num8：接收系統(tǒng)支路高電平信號。因此，如果采用發(fā)光二極管作為倒計(jì)時的顯示裝置就會使司機(jī)和行人一目了然，同樣也能夠起到很好的提示作用。如此循環(huán)下去，道路就會暢通無阻了。經(jīng)仿真后得到的時序圖(見圖7)： 圖47 計(jì)數(shù)秒數(shù)選擇電路時序圖由計(jì)數(shù)描述選擇電路的時序圖(見圖7)可以看出這段程序中定義了在正常車流量情況下，東西及南北方向紅燈、黃燈和綠燈需要維持的秒數(shù)分別是15s、5s和25s 動態(tài)數(shù)碼管掃描電路通過日常生活中的觀察，我發(fā)現(xiàn)在一些交通路口已經(jīng)開始使用倒計(jì)時顯示器，它們的作用就是用來提示車輛行人目前還有多長時間信號燈會發(fā)生變化，這樣車輛行人就可以提前判斷是否有足夠的時間通過路口，進(jìn)而就可以避免很多意外事故的發(fā)生。控制器的作用是根據(jù)計(jì)數(shù)器的計(jì)數(shù)值控制發(fā)光二極管的亮、滅，以及輸出倒計(jì)時數(shù)值給動態(tài)數(shù)碼管電路。判斷SSTEP 1 保持MGCR狀態(tài)，顯示保持4秒。 圖43 時鐘發(fā)生電路模塊圖系統(tǒng)輸入信號：clk：由外部信號發(fā)生器提供1kHZ的時鐘信號；系統(tǒng)輸出信號：newclk1：產(chǎn)生每秒一個脈沖的時鐘信號。該分頻器實(shí)現(xiàn)的是一千分頻，將一千赫茲的時鐘信號分頻成一赫茲的時鐘信號。因此，為了避免意外事件的發(fā)生，電路必須給出一個穩(wěn)定的時鐘（clock）才能讓系統(tǒng)正常的工作。當(dāng)計(jì)數(shù)器計(jì)時完畢，倒計(jì)時控制器就會負(fù)責(zé)產(chǎn)生一個脈沖信號發(fā)送給紅綠燈信號控制電路進(jìn)入下一個狀態(tài)，之后循環(huán)這一過程。接收到時鐘信號的紅綠燈信號控制電路開始工作，并將產(chǎn)生的重新計(jì)數(shù)的輸出使能控制信號發(fā)送給計(jì)數(shù)秒數(shù)選擇電路和倒計(jì)時控制電路，同時還會將目前電路產(chǎn)生的狀態(tài)信號發(fā)送給前者。這樣可以增加程序的調(diào)試速度，同時也能夠?qū)⒐ぷ骷?xì)分，以提高編程速度（見圖2）北（主）北東（支）南LED顯示器紅黃綠信號燈…紅黃綠信號燈 圖41 十字路口示意圖分頻計(jì)數(shù)器模塊 CLK 1kHZ 1HZ CAR支干道車輛檢測交通信號控制器模塊 1kHZ動態(tài)數(shù)碼管掃描模塊交通信號燈LED顯示 LED顯示圖42 交通信號燈系統(tǒng)結(jié)構(gòu)圖 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)由交通信號燈控制系統(tǒng)的功能可知，該系統(tǒng)由3個子電路組成，如圖2所示，其中包括：(1) 分頻計(jì)數(shù)器電路；(2) 交通信號控制器電路；(3) 動態(tài)數(shù)碼管掃描電路。第4章 智能交通控制系統(tǒng)的設(shè)計(jì) 系統(tǒng)功能分析在交通信號燈的設(shè)計(jì)中，外部硬件電路方面主要包括：兩組紅綠燈、兩組LED顯示器（見圖1，說明：圖1中只畫出了東西、南北方向的紅綠燈及南北方向的LED顯示器，東西方向的LED顯示器與南北方向的相同）?？梢允褂肣uartus II帶有的RTL Viewer觀察綜合后的RTL圖。Quartus II支持層次化的設(shè)計(jì)，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計(jì)方式完成的模塊進(jìn)行調(diào)試，從而解決原理圖與HDL混合輸入設(shè)計(jì)的問題。此外，還可以通過選擇 Compiler Tool （Tools 菜單）并在 Compiler Tool窗口中運(yùn)行該模塊來啟動編譯器模塊。可以通過選擇 Start Compilation （Processing 菜單）來運(yùn)行所有的編譯器模塊。Quartus II 包括模塊化的編譯器。 軟件開發(fā)工具Quartus II 簡介Altera的Quartus II 設(shè)計(jì)軟件提供了完整的多平臺設(shè)計(jì)環(huán)境，它可以輕易滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng) (SOPC) 設(shè)計(jì)的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計(jì)工具，并為Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。而且用原理圖表示的設(shè)計(jì)，通用性、可移植性也比較弱，所以在現(xiàn)代的設(shè)計(jì)中，越來越多地采用了基于硬件描述語言的設(shè)計(jì)方式。是EDA設(shè)計(jì)中使用最多的語言之一，它具有很強(qiáng)的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大地簡化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 選擇VHDL硬件描述語言設(shè)計(jì)的優(yōu)勢首先，簡單地介紹一下什么是VHDL硬件描述語言。ABEL：一種支持各種不同輸入方式的HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其語言描述的獨(dú)立性，因而適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。 VHDL：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。(4) 在線可編程技術(shù)（ISP）使得使用FPGA/CPLD的產(chǎn)品可以做到遠(yuǎn)程升級。當(dāng)電路有少量的改動，更能顯示FPGA/CPLD的優(yōu)勢。FPGA/CPLD軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計(jì)工具和編程器等全線產(chǎn)品，電路設(shè)計(jì)人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化。所以，F(xiàn)PGA/CPLD的資金投入就小，減少了潛在的花費(fèi)。對用戶而言，雖然FPGA/CPLD的內(nèi)部結(jié)構(gòu)稍有不同，但其用法都一樣，所以大多數(shù)情況下，不加以區(qū)分。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。同以往的PAL,GAL相比較，F(xiàn)PGA/CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。PLD的出現(xiàn)，打破了由中小規(guī)模通用型集成電路和大規(guī)模專用集成電路壟斷的局面，在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到廣泛應(yīng)用，可以預(yù)見，不久的將來，PLD將在集成電路市場占統(tǒng)治地位?？删幊踢壿嬈骷粌H速度快、集成度高，并且能隨心所欲地完成用戶定義的邏輯功能，還可以加密和重新編程，其編程次數(shù)最大可達(dá)1萬次以上。同時，在設(shè)計(jì)過程中要進(jìn)行有關(guān)“仿真”——模擬有關(guān)設(shè)計(jì)結(jié)果與設(shè)計(jì)構(gòu)想