最新優(yōu)化pcb布局實(shí)現(xiàn)高速adc設(shè)計(jì)-文庫吧資料
2025-07-06 02:16本頁面
【正文】 圖8：高頻處，標(biāo)準(zhǔn)FR4材料上的層間耦合可能無處不在(40~60dB)，請(qǐng)注意隔離。現(xiàn)在將與該相鄰層交叉耦合的另一層連接至頻譜分析儀。因此，我們來做一個(gè)簡(jiǎn)單測(cè)試。有些情況下可能是敏感的模擬平面(無論是電源、接地還是信號(hào))，下一層則是高噪聲的數(shù)字平面。如果需要采用這種過激的措施，則說明電路中存在其它問題。這將確保PDS阻抗在整個(gè)頻率范圍內(nèi)均為最低。計(jì)算公式很簡(jiǎn)單：V=IR。采用充分去耦的低阻抗電源或接地平面以及良好的PCB層疊，可以將因電路電流需求而產(chǎn)生的電壓紋波降至最低。 《電子設(shè)計(jì)技術(shù)》網(wǎng)站版權(quán)所有，謝絕轉(zhuǎn)載 對(duì)于PDS而言，將響應(yīng)電源電流需求時(shí)出現(xiàn)的電壓紋波降至最低非常重要，但這點(diǎn)卻常被忽略。 圖6：通過設(shè)計(jì)具有鄰近電源平面和地平面的PCB堆疊結(jié)構(gòu)，可在PCB中得到高頻電容。在核心間距同樣為2~3mil的情況下，層疊結(jié)構(gòu)的固有電容將會(huì)加倍(圖6)。這將使該VDD平面的電容達(dá)到最大。如果必須分割電源平面，并在同一平面上具有多個(gè)VDD電源軌，則應(yīng)使用盡可能大的電源平面。將這兩層的間距設(shè)定為2~4mil，將形成一個(gè)固有的高頻平面電容。例如，六層堆疊結(jié)構(gòu)可能包含頂部信號(hào)層、第一接地層、第一電源層、第二電源層、第二接地層和底部信號(hào)層。在500MHz以上時(shí)，電容將由PCB形成的內(nèi)部電容決定。 要設(shè)計(jì)出合格的PDS，需要使用各種電容(再見圖4)。 了解系統(tǒng)所用電容類型的頻率響應(yīng)非常重要。如果未使用正確的電容，則不論是采用多個(gè)電容還是采用幾種不同類型的電容，其結(jié)果都會(huì)給PDS帶來反作用。這也有助于節(jié)省布局和物料清單(BOM)成本。 然而，讓我們?cè)倏匆幌戮G色曲線。 圖4：標(biāo)準(zhǔn)的去耦電容可以幫助降低高達(dá)500MHz的PDS阻抗，而頻率超過500MHz時(shí)則由平面電容解決。事實(shí)上，僅需選擇正確數(shù)值和正確“種類”的電容，就能降低PDS的阻抗。 《電子設(shè)計(jì)技術(shù)》網(wǎng)站版權(quán)所有，謝絕轉(zhuǎn)載 去耦和平面電容 有時(shí)我們會(huì)忽略使用去耦的目的，而
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