【正文】 ）判決電路本電路選用合適的判決電平以去除信碼經信道傳輸之后引入的干擾信號。HDB3譯碼的原理框圖如圖21所示。 測試結果與分析2 HDB33電路仿真（Multisim）從HDB3編碼原理可知信碼的V脈沖總是與前一個非零脈沖同極性。圖387 發(fā)射機頻率測量方框圖(2) 重復(1)，測出被測發(fā)射機在20個頻道上的發(fā)射信號頻率，并觀察其波形變化。按步進(UP)鍵選擇某一頻道。經設計及實際調整最后確定的環(huán)路濾波器元件值如圖386所示。PD輸出離散的誤差電流至形成模擬控制電壓的延時，對應頻域里的相位滯后；C2形成的附加低通濾波器及R3C3第二附加低通濾波器也引入相位滯后，都會減小環(huán)路相位余量，使實際阻尼系數減小。其截止頻率亦應滿足式(383)。解：(1) 按式(387)選擇ζ=1；已知話音信號最低頻率fL=300Hz，按式(3811)選擇；由及按式(383)選擇。(1) 按式(387)選定ζ；(2) 由式(3811)~(3814)折衷選?。?3) 由(383)式選??；(4) 將值代入式(385)、(386)，將式(384)，求出環(huán)路濾波器元件值。為保證環(huán)路穩(wěn)定，必須選擇環(huán)路帶寬足夠小，滿足穩(wěn)定極限條件。(5)二階環(huán)本來是無條件穩(wěn)定的，但因環(huán)路中采用了三態(tài)電荷泵鑒相器，故嚴格來講環(huán)路是離散時間系統(tǒng)，由離散的誤差電流脈沖得到模擬控制電壓存在最大可接近的延時。圖385 理想二階環(huán)誤差頻率特性及載波跟蹤條件工程上，為保證一點注入式鎖相調頻環(huán)實現(xiàn)理想調頻，應選?。?4) 采用是電荷泵PD的鎖相頻合切換頻道后環(huán)路捕捉時間TP的計算分二種情況①，式中，為VCO信號在二個頻道上的頻差，為VCO反饋至PD信號的頻差，N為環(huán)路分頻比；為在PD處觀察的環(huán)路快捕帶。圖中亦標出基帶調制um的頻譜Um(jω)，它占據的頻帶為ΩLΩH。由式(388)可見，一點注入式鎖相調頻的調制頻率特性/為環(huán)路的誤差頻率特性乘以常數。圖382鎖相調頻頻合器的相位模型如圖384所示。(1) 環(huán)路自然諧振頻率ωn=[IPK0/(2πNC1)]1/2 (385) (2) 環(huán)路阻尼系數 ζ=R2C1ωn/2 (386)要保證環(huán)路穩(wěn)定余量足夠大及瞬態(tài)響應快應選取ζ=~ (387)圖383 單端三態(tài)電流型電荷泵及環(huán)路濾波器(3) 當鎖相頻合器作為調頻發(fā)射機的主振時，其電路框圖如圖382所示，基帶調制信號um由VCO前一點注入環(huán)路，與環(huán)路控制電壓uc′ 相加后去控制VCO的頻率。圖382 發(fā)射鎖相調頻頻合器方框圖2 環(huán)路參數設計公式圖383是單端三態(tài)電流型電荷泵及外接的環(huán)路濾波器電路。而音頻調制信號um加在D103的下端。VCO的輸出信號分成二路，一路送入Q1等構成的功放，功率放大發(fā)射出去；另一路由MC145162的14腳送入發(fā)射環(huán)247。發(fā)射環(huán)VCO是由QT2及D1等構成的變容二極管調諧改進型電容三點式振蕩器。圖388中U5為MC145162及PLL頻合IC，其參考分頻器分頻比R及發(fā)射環(huán)路的程序分頻器分頻比N由CPU通過MC145162的串口(串行時鐘CLK，1腳；串行數據DATA，3腳；并行鎖存ENB，4腳)送入。本實驗系統(tǒng)用一片雙PLL頻合MC145162，構成發(fā)射本振PLL頻合。由式382還可見，頻道間隔?f最小可以等于fr，實際值由要求決定，無繩電話通信系統(tǒng)?f=25KHz，若鎖相頻合fr=5KHz，則N變化間隔?N=5。R為參考分頻器，將穩(wěn)定的晶體振蕩器頻率fR分頻得到參考頻率fr(一般為5KHz、25KHz等)。圖381 常用的單環(huán)鎖相頻率合成器方框圖圖中，PD為電荷泵鑒相；LF為環(huán)路濾波器；VCO為壓控振蕩器(即調頻振蕩器)，其頻率fv受控制電壓uc控制而改變，一般有fv=f0+K0 ? uc (381)f0為固定振蕩頻率，K0為壓控靈敏度(單位Hz/V或rad/S ? V)；247。圖379 “超前”脈沖成形電路“LDELAYGBT” 模塊電原理圖 5）“滯后”脈沖成形電路“LDELAY1”模塊電原理如圖3710所示。3）變換電路“DCFO”模塊電原理如圖378所示。2）仿真波形如圖377所示。圖376 數字鎖相提取同步時鐘實驗電原理圖輸入、輸出腳位分配如圖376所示，CPLD/FPGA選用U1，注意有兩路全局時鐘分別輸入83P和2P，充當異地時鐘。但這種方法適用于全數字化實現(xiàn)，具有穩(wěn)定性好，容易集成，成本低等優(yōu)點，并且由于采用全數字化實現(xiàn)，因此免調試，適用批量生產。原理中的分頻系數M，也稱相位調整步長，M越大，同步誤差越小。經這樣的反復調整相位，即實現(xiàn)了位同步。當位同步脈沖相位滯后時，相位比較器送出一滯后脈沖，加于附加門，使b路輸出的一個脈沖通過“或門”，插入在原a路脈沖之間[375（f）]，使分頻器的輸入端添加了一個脈沖。/n），如圖375（e）所示；若分頻器輸出的位同步脈沖相位滯后于接收碼元的相位，如何對分頻器進行調整呢？晶振的輸出整形后除a路脈沖加于附加門。如果接收端晶振輸出經n次分頻后，不能準確地和收到的碼元同頻同相，這時就要根據相位比較器輸出的誤差信號，通過控制器對分頻器進行調整。這里，晶振的振蕩頻率設計在nF（赫），由晶振輸出經整形得到重復頻率為nF（赫）的窄脈沖[圖375（a）]，經扣除門、或門并n次分頻后，就可得重復速率為F（赫）的位同步信號[圖375（b）]。位同步脈沖的相位調整過程如圖375所示。其中，控制器包括圖中的扣除門、附加門和“或門”。 （1）數字鎖相 數字鎖相的原理方框圖如圖374所示。 我們把采用鎖相環(huán)來提取位同步信號的方法稱為鎖相法。在接收端利用鑒相器比較接收碼元和本地產生的位同步信號的相位，若兩者相位不一致（超前或滯后），鑒相器就產生誤差信號去調整位同步信號的相位，直到獲得準確的位同步信號為止。6．用“3級偽碼”或“3級偽碼”的HDB3編碼作對照參考，對TP1～TP12各測試點的波形進行觀察、記錄，并結合邏輯電路進行分析。4．“4級偽碼”輸入：用20MHz雙蹤示波器檢查編碼板TP11的“4級偽碼”、譯碼板TP11的“4級偽碼”HDB3編碼和TP12，譯碼應符合AMI碼的譯碼規(guī)則。2．“全零碼”輸入：用20MHz雙蹤示波器檢查編碼板TP11的“全零碼”、譯碼板TP11的“全零碼”HDB3編碼和TP12，譯碼應符合HDB3碼的譯碼規(guī)則。要求波形一致，若波形不能一致，可微調B2，使波形一致。 在圖362的電原理圖中，J1輸入來自編碼電路的雙極性歸零HDB3碼，經過以上五個功能的處理，在J2輸出還原后的全占空、單極性不歸零的二進制信碼，相關的邏輯電路分析和各測試點的波形記錄由讀者自行完成。經整流恢復出的位定時信號用于信碼再生電路，使兩者同步。若信號為雙極性并且兩極性波形等概率出現(xiàn)時P=1P，G1(f)=G2(f)，則在Ps(w)的表達式中后兩項為0，沒有離散譜存在，這對于位定時恢復是不利的。破壞點檢測與去除取代節(jié)電路一起完成信碼再生功能。本電路在V脈沖出現(xiàn)的時刻有輸出脈沖。 （3）破壞點檢測電路本電路輸入H+和H兩個脈沖序列。（2）判決電路 本電路選用合適的判決電平以去除信碼經信道傳輸之后引入的干擾信號。HDB3譯碼的電原理框圖如圖361所示。 測試結果及分析全一碼的HDB3編碼 全零碼的HDB3編碼 3級偽碼的HDB3編碼 4級偽碼HDB3編碼5級偽碼的HDB3編碼用“3級偽碼”或“3級偽碼”的HDB3編碼作對照參考： HDB3譯碼實驗 電路工作原理1．從HDB3編碼原理可知信碼的V脈沖總是與前一個非零脈沖同極性。5．“5級偽碼”輸入：用20MHz雙蹤示波器檢查TP11的“5級偽碼”和TP12的“5級偽碼”的HDB3編碼，編碼應符合HDB3碼的編碼規(guī)則。3．“3級偽碼”輸入：用20MHz雙蹤示波器檢查TP11的“3級偽碼”和TP12的“3級偽碼”的HDB3編碼，編碼應符合AMI碼的編碼規(guī)則。1．“全一碼”輸入：用20MHz雙蹤示波器檢查TP11的“全一碼”和TP12的“全一碼”的HDB3編碼，編碼應符合AMI碼的編碼規(guī)則。如圖358所示。 5．編碼電原理圖如圖357所示。 （4）單/雙極性變換電路 電路中的除2電路對加B碼、插入碼、V碼的碼序計數，它的輸出控制加入了取代節(jié)的信號碼流，使其按交替翻轉規(guī)律分成兩路，再由變壓器將此兩路合成雙極性信號。 （3）破壞點形成電路將補放的“1”碼變成破壞點。沒有四連“0”時，信碼不改變地通過本電路；有四連“0”時，在第四個“0”碼出現(xiàn)時，將一個“1”碼放入信號中，取代第四個“0”碼，補入“1”碼稱為V碼。由輸出的3級、4級、5級偽碼看出，輸出信碼的滿足預先期望的碼序列 HDB3編碼實驗編碼框圖編碼電路接收終端機來的單極性非歸零信碼，并把這種變換成為HDB3碼送往傳輸信道。2．用20MH