eda課程設(shè)計(jì)萬(wàn)年歷電子鐘的設(shè)計(jì)-文庫(kù)吧資料
2025-07-05 07:27本頁(yè)面
【正文】 圖3 秒仿真圖//分module minute(clrn,clk,jh,qf,enhour)。end qm={qmh,qml}。qml=qml+1。amp。carry1=0。(qml==9)) begin qmh=qmh+1。end else if((qmh5)amp。qml=qml+1。amp。carry1=1。amp。 always(posedge clk or negedge clrn) begin if(~clrn) begin{qmh,qml}=0。reg[7:4] qmh。reg[7:0] qm。output[7:0] qm。 //秒module second(clrn,clk,jf,qm,enmin)。其中，“時(shí)”十位是3進(jìn)制，“時(shí)”個(gè)位是十進(jìn)制。其中，“秒”十位是六進(jìn)制，“秒”個(gè)位是十進(jìn)制。“秒”“分”計(jì)數(shù)器為六十進(jìn)制，小時(shí)為二十四進(jìn)制。通過(guò)學(xué)習(xí)，理論上學(xué)習(xí)了EDA試驗(yàn)箱的原理，對(duì)試驗(yàn)箱內(nèi)部的組件，以及組件之間的鏈接有了更深的了解.從開(kāi)始分析電子鐘原理，在定義底層文件名稱(chēng)，編寫(xiě)底層文件程序，生成模塊——分頻模塊，秒模塊，分模塊，時(shí)模塊，年月日模塊，控制模塊，顯示模塊，然后鏈接各個(gè)模塊組成頂層，到最終完成測(cè)試，雖然辛苦但是當(dāng)畫(huà)出功能圖時(shí)，還是很高興的，以下為各模塊組成的功能圖圖2 功能設(shè)計(jì)圖 第三章 電子鐘系統(tǒng)部分程序設(shè)計(jì)與仿真 時(shí)間及其設(shè)置模塊主要完成時(shí)間的自動(dòng)正常運(yùn)行與顯示，以及在相應(yīng)的功能號(hào)下，實(shí)現(xiàn)時(shí)間的調(diào)整與設(shè)置。7. 分頻模塊：是為了得到一個(gè)周期為秒的脈沖，該脈沖主要用于秒的走到。3. 時(shí)間顯示動(dòng)態(tài)位選模塊 4. 顯示控制模塊：顯示控制模塊的功能是控制顯示日期還是時(shí)間，在設(shè)計(jì)的過(guò)程中由于沒(méi)有足夠的數(shù)碼管，把日期和時(shí)間分成了兩個(gè)模塊，至于顯示那一個(gè)這由該模塊完成任務(wù)。 第二章 電子鐘設(shè)計(jì)原理 組成模塊此電子鐘系統(tǒng)主要由一下幾個(gè)模塊組成：1. 控制模塊 :該模塊實(shí)現(xiàn)對(duì)各個(gè)功能模塊的整體控制，對(duì)時(shí)間顯示與調(diào)整、日期顯示與調(diào)整，由使用者決定是顯示日期還是時(shí)間，當(dāng)使用者不參與控制時(shí)，時(shí)間和日期每隔一段時(shí)間會(huì)自動(dòng)輪流顯示。 這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線(xiàn)處理器（如IBM Power PC）、大容量存儲(chǔ)器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（devicetodevice）信號(hào)技術(shù)。 在這兩類(lèi)可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。Matas預(yù)計(jì)這種高速增長(zhǎng)局面以后很難出現(xiàn)，但可編程邏輯器件依然是集成電路中最具活力和前途的產(chǎn)業(yè)。由于PLD性能的高速發(fā)展以及設(shè)計(jì)人員自身能力的提高，可編程邏輯器件供應(yīng)商將進(jìn)一步擴(kuò)大可編程芯片的領(lǐng)地，將復(fù)雜的專(zhuān)用芯片擠向高端和超復(fù)雜應(yīng)用。這些邏輯模塊之間用可配置的互聯(lián)資源。 FPGA簡(jiǎn)介 FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列(Field programmable gates array)的英文簡(jiǎn)稱(chēng)。 因此，我們此次設(shè)計(jì)與制做電子萬(wàn)年歷就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘。數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性，且無(wú)機(jī)械裝置，具有更長(zhǎng)的使用壽命，因此得到了廣泛的使用。所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。關(guān)鍵字：電子鐘；FPGA；仿真；verilog。例如：在其上加鬧鐘，同時(shí)顯示陰陽(yáng)歷等。同時(shí)，該設(shè)計(jì)在精度上遠(yuǎn)遠(yuǎn)超過(guò)鐘表，并且不需要維修，也不用沒(méi)天的翻頁(yè)，極其的方便。對(duì)此，數(shù)字鐘表的設(shè)計(jì)就用了用武之地。進(jìn)入信息時(shí)代，時(shí)間觀念越來(lái)越強(qiáng)，但是老是的鐘表以及日歷等時(shí)間顯示工具已經(jīng)不太合適。至于程序編寫(xiě)，使用Verilog語(yǔ)言，根據(jù)各個(gè)模塊的不同功能和它們之間的控制關(guān)系進(jìn)行編寫(xiě)。電路的設(shè)計(jì)模塊分為幾個(gè)模塊：分頻、控制、時(shí)間顯示調(diào)整、時(shí)分、年月日、譯碼器。 3）課程設(shè)計(jì)論文編寫(xiě)要求（1）要按照書(shū)稿的規(guī)格打印謄寫(xiě)論文（2）論文包括目錄、緒論、正文、小結(jié)、參考文獻(xiàn)、謝辭、附錄等（3）論文裝訂按學(xué)校的統(tǒng)一要求完成4）答辯與評(píng)分標(biāo)準(zhǔn)： （1）完成系統(tǒng)分析：20分； （2）完成設(shè)計(jì)過(guò)程：20分； （3）完成仿真：10分；（4）完成下載：10分（5）回答問(wèn)題：10分。 2．課程設(shè)計(jì)的任務(wù)及要求1）基本要求：（1）用HDL設(shè)計(jì)一個(gè)多功能數(shù)字鐘，包含以下主要功能：精確計(jì)時(shí)，時(shí)間可以24小時(shí)制或12小時(shí)制顯示； （2）日歷：顯示年月日星期；（3）能把設(shè)計(jì)文件進(jìn)行仿真并下載到實(shí)驗(yàn)箱實(shí)現(xiàn)功能驗(yàn)證。摘要 課程設(shè)計(jì)(論文)任務(wù)書(shū) 信息工程學(xué)院 學(xué) 院 通信工程 專(zhuān) 業(yè) 班 一、課程設(shè)計(jì)(論文)題目 電子鐘設(shè)計(jì) 二、課程設(shè)計(jì)(論文)工作自2012年1月 3 日起至 2012 年 1月 6 日止。三、課程設(shè)計(jì)(論文) 地點(diǎn): 華東交通大學(xué)4410，圖書(shū)館 四、課程設(shè)計(jì)(論文)內(nèi)容要求：1．本課程設(shè)計(jì)的目的（1）掌握EDA技術(shù)及CPLD/FPGA的開(kāi)發(fā)流程； （2）掌握自頂向下的設(shè)計(jì)思想；（3）掌握實(shí)用電子
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