【正文】 先，設(shè)計(jì)人員需要為項(xiàng)目指定一個(gè)器件系列，然后設(shè)計(jì)人員可以自己選擇某個(gè)具體的器件，也可以讓編譯器在該器件系列內(nèi)自動(dòng)選擇最合適設(shè)計(jì)人員項(xiàng)目的器件。選擇Start按鈕即可開始編譯，MAX+PLUSⅡ編譯器將檢查被編譯的項(xiàng)目是否有錯(cuò)誤，并對(duì)項(xiàng)目進(jìn)行邏輯綜合，然后配置到一個(gè)Altera器件中，同時(shí)將產(chǎn)生報(bào)告文件、編譯文件和用于時(shí)間仿真的輸出文件。它能接受的輸入設(shè)計(jì)文件包括MAX+PLUSⅡ自己的圖形文件（.gdf）、AHDL文件（.tdf）、VHDL文件（.vhd）。 設(shè)計(jì)項(xiàng)目的編輯使用MAX+PLUSⅡ編譯器設(shè)計(jì)項(xiàng)目時(shí)，編譯器將進(jìn)行錯(cuò)誤檢查、網(wǎng)表提取、邏輯綜合、器件配適，并產(chǎn)生仿真文件、定是分析文件和編程配置文件。Delete按鈕用語刪除已選中的庫。如果想要加入一個(gè)新的用戶庫，可以在Directory name輸入框中直接鍵入用戶所在的路徑和名稱，然后點(diǎn)擊Add按鈕，或者通過Directories和Drives對(duì)話框確定所要加入的用戶庫。 MAX+PLUSⅡ允許設(shè)計(jì)人員對(duì)用戶庫進(jìn)行編輯。打開層次顯示的方法是從MAX+PLUSⅡ菜單中選擇Hierarchy Display項(xiàng)，一個(gè)項(xiàng)目的層次就顯示出來了，圖5為圖4頂層文件的顯示層次。MAX+PLUSⅡ支持層次化設(shè)計(jì)輸入方法，頂層設(shè)計(jì)文件就是把一個(gè)設(shè)計(jì)的各個(gè)模板放在一起，形成一個(gè)便于閱讀的圖形形式，如圖4所示，該電路的模塊都是采用前面所創(chuàng)造的符號(hào)，每個(gè)模塊都包好著各自的實(shí)現(xiàn)電路。MAX+PLUS2支持 AHDL、VHDL、Verilog HDL等硬件描述語言。（3）可以通過選擇File菜單中的Symbol命令編輯所選的符號(hào)。該符號(hào)可以被高層設(shè)計(jì)調(diào)用。該符號(hào)就像其他符號(hào)一樣，可以被其他圖形設(shè)計(jì)文件（.gdf）調(diào)用。若是為了保證輸入邏輯的正確性，可以將此邏輯文件保存起來并進(jìn)行錯(cuò)誤檢查。7．保存文件并檢查錯(cuò)誤在設(shè)計(jì)過程中，如果需要保存新文件或者將文件重新命名，選擇File菜單中的Save As項(xiàng)，將出現(xiàn)Save As對(duì)話框。（2）為引腳命名在引腳上的PIN_NAME處雙擊鼠標(biāo)座鍵，然后輸入指定的名字即可。（1）放置輸入和輸出引腳放置輸入引腳和輸出引腳的方法與圖元的輸入方法相似。他們的分類信息放在max2work\maxlib\子目。2 建立新文件MAX+PLUSⅡ?yàn)閷?shí)現(xiàn)不同的邏輯功能提供大量的圖元和宏功能符號(hào)（Primitive amp。 設(shè)計(jì)輸入在Windows的程序管理器窗口中用鼠標(biāo)左鍵雙擊MAX+PLUSⅡ圖標(biāo)，或在開始菜單內(nèi)選擇MAX+PLUSⅡ項(xiàng)，開始運(yùn)行MAX+PLUSⅡ，管理器窗口被打開。設(shè)置好授權(quán)碼后，運(yùn)行MAX+PLUSⅡ即進(jìn)入MAX+PLUSⅡ管理器窗口。 MAX+PLUSⅡ軟件的認(rèn)識(shí) 啟動(dòng)MAX+PLUSⅡ在Windows桌面選擇開始 / 程序 / Altera / MAX+PLUSⅡ+PLUSⅡ。（4）在，+PLUSⅡ文件夾里(也可拷貝到別的路徑下)。（3）在復(fù)制警告信息框中選擇YES按鈕，則顯示任何獲得基本版授權(quán)碼的幫助信息。（2）閱讀完授權(quán)協(xié)議信息后,選擇YES按鈕,出現(xiàn)防止復(fù)制警告信息。（1）在MAX+PLUSⅡ軟件目錄中，雙擊MAX+PLUSⅡ,或者在Windows98的開始菜單中選擇程序項(xiàng)中的Altera組成的MAX+PLUSⅡ,開始運(yùn)行MAX+PLUSⅡ。閱讀完畢后關(guān)閉文件，出現(xiàn)開始菜單中的Altera文件夾。后選擇Next,按屏幕提示進(jìn)行操作，任一步選擇Cancel將退出安裝。從Altera網(wǎng)站上可下載學(xué)生版，但需要向Altera公司的大學(xué)項(xiàng)目部申請(qǐng)學(xué)生版的授權(quán)碼才可使用?；景娌恍枰布?，可從Altera網(wǎng)站上免費(fèi)下載，只需向Altera申請(qǐng)一個(gè)基本版的授權(quán)碼即可使用。商業(yè)版的MAX+PLUSⅡ需要一個(gè)授權(quán)碼和一個(gè)附加的并口硬件狗。第二章 MAX+PLUSⅡ開發(fā)軟件的使用 MAX+PLUSⅡ的安裝l 奔騰機(jī)l 有效內(nèi)存在256MB以上，物理內(nèi)存不低于128MBl 、Windows98/2000/XPl 與Microsoft Windows兼容的圖形卡和17英寸彩色顯視器l CDROM驅(qū)動(dòng)器l 與Microsoft Windows兼容的兩鍵或三鍵鼠標(biāo)l 全長8位的適用于邏輯編程卡的ISA插槽l 并行口l RS232串行口+PLUSⅡ軟件版本MAX+PLUSⅡ軟件根據(jù)使用平臺(tái)可分為PC機(jī)版和工作站版,根據(jù)使用對(duì)象可分為商業(yè)版、基本版和學(xué)生版。采用快閃置PROM控制開關(guān)的PPGA具有非易失性和可重復(fù)編程的雙重優(yōu)點(diǎn)，但在再編程的靈活性上較SRAM型FPGA差一些，不能實(shí)現(xiàn)動(dòng)態(tài)重構(gòu)。SRAM型FPGA的突出優(yōu)點(diǎn)是可反復(fù)編程，系統(tǒng)上電時(shí)，給FPGA加載不同的配置數(shù)據(jù)，即可令其完成不同的硬件功能。FPGA芯片中，每個(gè)邏輯塊的功能以及它們之間的互連模式由存儲(chǔ)在芯片中的SRAM或快閃EPROM中的數(shù)據(jù)決定。但它只能一次編程，一旦將設(shè)計(jì)數(shù)據(jù)寫入芯片后，就不能再修改設(shè)計(jì)，因此比較適合于定型產(chǎn)品及大批量應(yīng)用。 3．按編程特性分類 根據(jù)采用的開關(guān)元件的不同，F(xiàn)PGA可分為一次編程型和可重復(fù)編程型兩類。 連續(xù)互連型FPGA是利用相同長度的金屬線，通常是貫穿于整個(gè)芯片的長線來實(shí)現(xiàn)邏輯功能塊之間的互連，連接與距離遠(yuǎn)近無關(guān)。 分段互連型FPGA中有不同長度的多種金屬線，各金屬線段之間通過開關(guān)矩陣或反镕絲編程連接。因此許多廠家開發(fā)出了一些具有更高集成度的細(xì)粒度FPGA，如Xilinc公司采用MicroVia技術(shù)的一次編程反熔絲結(jié)構(gòu)的XC8l00系列，GateField公司采用閃速EPROM控制開關(guān)元件的可再編程GF100K系列等，它們的邏輯功能塊規(guī)模相對(duì)都較小。細(xì)粒度FPGA的邏輯功能塊一般較小，僅由很小的幾個(gè)晶體管組成，非常類似于半定制門陣列的基本單元，其優(yōu)點(diǎn)是功能塊的資源可以被完全利用，缺點(diǎn)是完成復(fù)雜的邏輯功能需要大量的連線和開關(guān)，因而速度侵；粗粒度FPGA的邏輯塊規(guī)模大，功能強(qiáng)，完成復(fù)雜邏輯只得較少的功能塊和內(nèi)部連線，因而能獲得較好的性能，缺點(diǎn)是功能塊的資源有時(shí)不能充分被利用。不同廠家、不同型號(hào)的FPGA其結(jié)構(gòu)有各自的特色，但就其基本結(jié)構(gòu)來分析,大致有以下幾種分類方法： 1．按邏輯功能塊的大小分類 可編程邏輯塊是FPGA的基本邏輯構(gòu)造單元。與前面所介紹的陣列型可編程邏輯器件不同，F(xiàn)PGA的結(jié)構(gòu)類似于掩膜可編程門陣列(MPGA)，它由許多獨(dú)立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接起來實(shí)現(xiàn)不同的設(shè)計(jì)。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。 Lattice ispLI1016的I/O結(jié)構(gòu)圖Fig. Lattice ispLI1016 the I/O chart 3．可編程連線陣列可編程連線陣列的作用是在各邏輯宏單元之間以及邏輯宏單元和I／O單元之間提供互連網(wǎng)絡(luò)。MUX5和MUX6用于時(shí)鐘信號(hào)的來源和極性的選擇。MUX1用于控制三態(tài)輸出緩沖器的工作狀態(tài)，MUX2用于選擇輸出信號(hào)的傳送通道，MUX3用來選擇輸出極性。圖1．14(a)是Lattice ispLI1016的I/O結(jié)構(gòu)圖，它由三態(tài)輸出緩沖器、輸入緩沖器 輸入寄存器／鎖存器和幾個(gè)可編程的數(shù)據(jù)選擇器組成。由于陣列型HDPLD通常只有少數(shù)幾個(gè)專用輸入端，大部分端口均為1／O端，而且系統(tǒng)的輸入信號(hào)常常需要鎖存。此外，邏輯宏單元內(nèi)觸發(fā)器的異步清零和異步置位也可以用乘積項(xiàng)進(jìn)行控制，因而使用更加靈活。 EPM 7128E乘積項(xiàng)擴(kuò)展和并聯(lián)擴(kuò)展項(xiàng)結(jié)構(gòu)Fig. EPM 7128E result of the expansion and extension of the structure parallel connection ⑶異步時(shí)鐘相時(shí)鐘選擇。從圖中看出，每個(gè)共享擴(kuò)展項(xiàng)可以被任何宏單元使用和共享，并聯(lián)擴(kuò)展項(xiàng)可以從鄰近的宏單元中借用，宏單元中不用的乘積項(xiàng)都可以分配給鄰近的宏單元。在EPLD和CPLD的宏單元中，如果輸出表達(dá)式的與項(xiàng)較多，對(duì)應(yīng)的或門輸入端不夠用時(shí)，可以借助可編程開關(guān)將同一單元(或其它單元)中的其它或門與之聯(lián)臺(tái)起來使用，或者在每個(gè)宏單元中提供未使用的乘積項(xiàng)供其它宏單元使用和共享。 ⑵乘積項(xiàng)共享結(jié)構(gòu)。這些不與輸出端相連的觸發(fā)器就稱為“隱埋”觸發(fā)器。EPLD、CPLD除了密度高之外，許多優(yōu)點(diǎn)都反映在邏輯宏單元上：⑴多觸發(fā)器結(jié)構(gòu)和“隱埋”觸發(fā)器結(jié)構(gòu)。EPLD器件與GAL器件相似，其邏輯宏單元同I／O做在一起，稱為輸出邏輯宏單元，但其宏單元及與陣列數(shù)目比GAL大得多。大多數(shù)EPLD、CPLD器件中至少包含了三種結(jié)構(gòu)；可編程邏輯宏單元，可編程I／O單元；可編程內(nèi)部連線。 GAL22vlo的四種輸出組態(tài)Fig. GAL22vlo four forms of exportEPCD和CPLD是從PAL、GAL發(fā)展起來的陣列型高密度PLD器件，它們大多采用了CMOS EPROM、E2PROM和快閃存儲(chǔ)器等編程技術(shù)．因而具有高密度、高速度和低功耗等待點(diǎn)。GAL器件的每個(gè)宏單元(OLMC)均可根據(jù)需要任意組態(tài)，所以它的通用性好，比PAL使用更加靈活，而且GAL器件采用了E178。因而，這兩種產(chǎn)品在早期得到了廣泛應(yīng)用。GAL器件還有GALl6V8和GAL20V8兩種基本型號(hào)，其OLMC與GAL22V10的OLMC相似。編程時(shí)，開發(fā)軟件將根據(jù)設(shè)計(jì)者的要求將S1S0編為00、011中的一個(gè)．并通過編程器特此信息燒錄到芯片中，OLMC便可以分別被組態(tài)為四種輸出方式中的一種(見圖1．12)。GAL的可編程輸出結(jié)構(gòu)稱為輸出邏輯定單元OLMC。PAL產(chǎn)品有20多種不同的型號(hào)可供用戶選用。當(dāng)系統(tǒng)時(shí)鐘(CL0CK)的上升沿來到后，或門的輸出被存入D觸發(fā)器，然后通過選通三態(tài)緩沖器再將它送至輸出端，該輸出Q是低電平有效，而且Q還可以反饋至與門陣列，這樣能記憶原來的狀態(tài)，從而實(shí)現(xiàn)時(shí)序邏輯功能。圖1．13只畫出了其中一個(gè)輸出．PALl6L8有8個(gè)輸出，由于8個(gè)輸出的時(shí)間有可能不一致，因此稱為“異步I／O輸出結(jié)構(gòu)”。當(dāng)與門輸出為“0”時(shí)，三態(tài)門禁止，輸出呈高阻狀態(tài)，I／O引腳作為輸入使用；當(dāng)與門輸出為“1”時(shí)，三態(tài)門被選通．I/O引腳作為輸出使用。例如，產(chǎn)品PAL16L8屬于組合型PAL器件，其芯片中每一個(gè)輸出結(jié)構(gòu)如圖1．13所示。 PROM陣列結(jié)構(gòu) FPLA陣列結(jié)構(gòu)Fig. PROM array structure Fig. FPLA array structure PAL和GAL陣列結(jié)構(gòu) 圖 寄存器輸出結(jié)構(gòu)Fig. PAL and GAL array structure Fig. Register export structurePAL和GAL的輸出結(jié)構(gòu)卻不相同。隊(duì)這些陣列結(jié)構(gòu)圖可以看出，可編程陣列邏輯PAL和通用陣列邏輯GAL的基本門陣列結(jié)構(gòu)相同，均為與陣列可編程，或陣列固定連接，也就是說，每個(gè)或門的輸出是若干個(gè)乘積項(xiàng)之和，其中乘積項(xiàng)的數(shù)目是固定的。通常，PLD電路中只有部分電路可以編程或組態(tài)，PROM、PLA、PAL和GAL四種PLD電路主要是編程情況和輸出結(jié)構(gòu)不同，因而電路結(jié)構(gòu)也不相同，表1．1列出了四種PLD電路的結(jié)構(gòu)持點(diǎn)。輸出電路可以提供不同的輸出方式，如直接輸出(組合方式)或通過寄存器輸出(時(shí)序方式)。團(tuán)中，“與陣列”和“或陣列”是電路的主體，主要用來實(shí)現(xiàn)組合邏輯函數(shù)。P3中任何輸入項(xiàng)都不接通，即所有輸入都懸空，因此P3＝1，也稱為懸浮“1”狀態(tài)。圖1．3 PLD的與門表示法 或門表示法Fig. PLD with doors or doors that France expressed France 圖1．4是PLD中與f1的簡略表示法，圖中與門P1的全部輸入項(xiàng)接通，因此P1＝A?A?B?B＝0，這種狀態(tài)稱為與門的缺省(Default)狀態(tài)。列線與行線相交的交叉處若有“．”，表示有一個(gè)耦合元件固定連接；若有“”，則表示是編程連接；若交叉處無標(biāo)記，則表示不連接(被擦除)。圖1．2 PLD緩沖器表示法Fig. PLD buffers that FrancePLD的與門表示法如圖1．3(a)所示。 陣列型可編程邏輯器件1．PLD電路的表示方法因?yàn)镻LD內(nèi)部電路的連接規(guī)模很大，用傳統(tǒng)的邏輯電路表示方法很難描述PLD的內(nèi)部結(jié)