最新用vhdl設(shè)計(jì)三八譯碼器。。超贊版-文庫(kù)吧資料
2025-07-02 00:45本頁(yè)面
【正文】 的形式從輸出，而不會(huì)被送到其他任何一個(gè)輸出端上。電路中如果把作為“數(shù)據(jù)”輸入端（在同一個(gè)時(shí)間），而將作為“地址”輸入端，那么從送來(lái)的數(shù)據(jù)只能通過(guò)所指定的一根輸出線送出去。這三個(gè)控制端也叫做“片選”輸入端，利用片選的作用可以將多篇連接起來(lái)以擴(kuò)展譯碼器的功能。當(dāng)、時(shí)，輸出為高電平（S＝1），譯碼器處于工作狀態(tài)。當(dāng)附加控制門(mén)的輸出為高電平（S＝1）時(shí)，可由邏輯圖寫(xiě)出由上式可以看出，在同一個(gè)時(shí)間又是這三個(gè)變量的全部最小項(xiàng)的譯碼輸出，所以也把這種譯碼器叫做最小項(xiàng)譯碼器。4 三八譯碼器的設(shè)計(jì)關(guān)于三八譯碼器的工作框圖如圖所示INP[2..0] OUTP[7..0]CS1YIMA_138譯碼器內(nèi)部電路：38譯碼器引腳排列圖：38譯碼器的功能表：輸 入輸 出S1+A2A1A010000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110011111111111111111無(wú)論從邏輯圖還是功能表我們都可以看到38譯碼器的八個(gè)輸出管腳，任何時(shí)刻要么全為高電平1—芯片處于不工作狀態(tài)，要么只有一個(gè)為低電平0，其余7個(gè)輸出管腳全為高電平1。對(duì)于二四譯碼器來(lái)說(shuō)，2位二進(jìn)制共有4種狀態(tài)，所以對(duì)應(yīng)的輸出有4種狀態(tài)。對(duì)于三八譯碼器來(lái)說(shuō)，3位二進(jìn)制共有8種狀態(tài)，所以對(duì)應(yīng)的輸出有8種狀態(tài)。（也叫后仿真） 通常以上過(guò)程可以都在PLD/FPGA廠家提供的開(kāi)發(fā)工具。：，即把設(shè)計(jì)好的邏輯安放PLD/FPGA內(nèi)。：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式。 VHDL的設(shè)計(jì)步驟：用任何文本編輯器都可以進(jìn)行，也可以用專(zhuān)用的HDL編輯環(huán)境。 6，易于共享和復(fù)用： VHDL采用基于庫(kù)（Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。當(dāng)設(shè)計(jì)描述完成后，
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