模擬腕表電路pmd703的芯片設計畢業(yè)論文-文庫吧資料
2025-06-29 21:51本頁面
【正文】 圖 電器規(guī)則 PMD701產品生產后，需要具備一定的性能指標，這些指標給出測試時的依據(jù)。通過不同的版本選擇，PMD701電路輸出的時鐘周期可以在1S到60S之間選擇。在輸入文件的最后一行，要加入一個結束語句， 描述，必須設置。例如：V1 1 0 AC 1v （表示節(jié)點1,0 間加交流電壓幅值1v，相位0） （c）瞬態(tài)源瞬態(tài)源有幾種，以下我們均只以電壓源為例，電流源類似: （d） 脈沖源（又叫周期源）VXXXX N+ N PULSE（V1 V2 TD TR TF PW PER）V1 初始值，V2 脈動值，TD 延時，TR 上升時間，TF下降時間，PW脈沖寬度，PER 周期例如：V1 5 0 PULSE（0 1 2NS 4Ns 4Ns 20NS 50NS） （e）分段線性源VXXXX N+ N PWL(T1 V1 )其中每對值（T1，V1）確定了時間t＝T1是分段線性源的值V1。他們又分為直流源，交流小信號源和瞬態(tài)源，可以組合在一起使用。在輸入網(wǎng)表文件中要加入電路的輸入激勵和源，Hspice中的激勵源分為獨立源和受控源兩種，這里我們僅簡單介紹獨立源。輸入網(wǎng)表文件不能被“打包”，也不能被壓縮。一個語句如在一行寫不下，可以用續(xù)號繼續(xù)下去。除UNIX系統(tǒng)中的文件名外，不予區(qū)分大寫或小寫字母。設計指標要求確定電路初始方案確定電路元器件參數(shù)修改電路參數(shù)修改電路結構模型參數(shù)提取電路原理圖或文件輸入激勵文件（.SP文件）元器件參數(shù)庫電路仿真輸出結果確認最終電路設計方案性能滿足要求NYN圖（5） 仿真流程圖 輸入網(wǎng)表文件（ design.sp ）的編輯 HSPICE 采用自由格式輸入。然后再初步確定電路的初始方案以及電路元器件的參數(shù)，將這些參數(shù)以文件的形式輸入，然后加入激勵文件用Hspice工具進行仿真，分析電路性能是否滿足要求，不滿足要求要繼續(xù)修改電路參數(shù)和電路結構然后繼續(xù)仿真直到性能滿足要求。 電路仿真過程 進行電路仿真是為了通過觀察輸出波形的正確性來判斷模塊路基功能的正確性。整理后總體的電路圖如圖（4）圖（3） 導出到candence中的電路圖 圖（4） 整理后的整體電路圖 電路仿真 Hspice 仿真介紹HSPICE是MetaSoft ware公司為集成電路設計中的穩(wěn)態(tài)分析，瞬態(tài)分析和頻域分析等電路性能的模擬分析而開發(fā)的一個商業(yè)化通用電路模擬程序，它在柏克萊的SPICE（1972年推出），MicroSim公司的PSPICE（1984年推出）以及其它電路分析軟件的基礎上，又加入了一些新的功能，經過不斷的改進，目前已被許多公司、大學和研究開發(fā)機構廣泛應用。整理就是為了讓提取的電路圖有序的排列起來，根據(jù)不同的功能，劃分出幾個模塊。 通過ERC檢查，可以查出在提取電路時產生的錯誤并改正。（3）多個輸出接在一起：數(shù)字電路只有3態(tài)輸出的幾個端口可以短接在一起，像反相器，與非門等一般是不會輸出短接在一起的。（2）懸空的引腳連接器A、是由于工作人員在變動單元模版后，未修正各引腳的連接，致使模版以及以此模板的實例單元各引腳出現(xiàn)此類錯誤。通過對實圖的分析判斷，將其正確連接便可。按下Insert鍵將畫筆空心圈移至報錯處按Q便可連接上。有的線頭是可除去的，或者在畫筆狀態(tài)下將空心圈移至線頭處按F9，便會標記上懸空標記。產生懸空線頭的原因很多，主要歸納為以下幾點：A、通孔或連接點處有小線頭未去除。下面就簡單介紹下主要注意的問題和解決辦法。(4)引腳連接：將提取單元的引腳，連到線網(wǎng)上。每一種新建的單元上有
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