【正文】 IF。 ELSIF(sel=10)THEN yout=din(2)。ARCHITECTURE if_m4arch OF mux4 ISBEGINPROCESS(din,sel)BEGIN IF(sel=00)THEN yout=din(0)。 yout: OUT STD_LOGIC)。ENTITY mux4 ISPORT ( din:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。Yout為被選通熱電偶輸出。6）具有快速建立時間和時鐘到輸出的外部寄存器7）具有良好的軟件設(shè)計支持和布局布線能力8．硬件原理圖 見附錄A 系統(tǒng)軟件設(shè)計1．CD4052控制模塊，CD4052模塊用來控制四支熱電偶的選通，din為四支熱電偶輸入。4）靈活的內(nèi)部連接：快速通道連續(xù)式布線結(jié)構(gòu)帶來快速可測試的連線延時；具有可以用來實現(xiàn)快速加法器、計數(shù)器和比較器的專用進位鏈；具有實現(xiàn)高速、多輸入邏輯函數(shù)的專用級聯(lián)鏈；模仿三態(tài)功能可以實現(xiàn)內(nèi)部三態(tài)總線；多達6個全局時鐘信號和4個全局清除型號。2）高密度：10000~250000個可用門；高達40960位內(nèi)部RAM。所有這些特點使得FLEX10K器件成為替代傳統(tǒng)專用門陣列的理想選擇。另外，F(xiàn)LEX10K器件也提供多電壓I/O接口，它允許器件橋接在不同電壓工作的系統(tǒng)中。每個FLEX10K器件都包含一個嵌入式陣列，它為設(shè)計者提供了有效的嵌入式門陣列和靈活的可編程邏輯。 電橋補償電路7．芯片介紹（FLEX10K）（1）FLEX10K系列FPGA器件簡介FLEX10K系列是第一款多達25萬門的嵌入式PLD，該系列包括FLEX10KA、FLEX10KB、FLEX10KV和FLEX10KE，它的集成度已經(jīng)達到了25萬門。如果設(shè)計的E1和E2數(shù)值相等極性相反，則迭加后互相抵消，因此起到冷端溫度變化自動補償?shù)淖饔谩４藭r補償電橋?qū)犭娕蓟芈返臒犭妱輿]有影響。電橋由支流穩(wěn)壓電源供電。，冷端補償電路有不平衡電橋組成，其輸出端串聯(lián)在熱電偶回來中。6．冷端溫度補償冷端溫度補償采用電橋補償電路。直到A/D轉(zhuǎn)換完成，EOC變?yōu)楦唠娖?，指示A/D轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個信號可用作中斷申請。START上升沿將逐次逼近寄存器復(fù)位。（4）工作過程ADC0809的工作過程是：首先輸入3位地址，并使ALE=1，將地址存入地址鎖存器中。多路開關(guān)可選通8個模擬通道，允許8路模擬量分時輸入，共用A/D轉(zhuǎn)換器進行轉(zhuǎn)換。（3）ADC0809的內(nèi)部邏輯結(jié)構(gòu)。Vcc：電源，單一＋5V。要求時鐘頻率不高于640KHZ。當(dāng)A/D轉(zhuǎn)換結(jié)束時，此端輸入一個高電平，才能打開輸出三態(tài)門，輸出數(shù)字量。EOC： A/D轉(zhuǎn)換結(jié)束信號，輸出，當(dāng)A/D轉(zhuǎn)換結(jié)束時，此端輸出一個高電平（轉(zhuǎn)換期間一直為低電平）。ALE： 地址鎖存允許信號，輸入，高電平有效。D0～D7：8位數(shù)字量輸出端。（2）ADC0809的外部結(jié)構(gòu)，： ADC0809的外部結(jié)構(gòu)ADC0809芯片有28條引腳，采用雙列直插式封裝。3）轉(zhuǎn)換時間為100μs4）單個＋5V電源供電 5）模擬輸入電壓范圍0～＋5V，不需零點和滿刻度校準(zhǔn)。5．A/D轉(zhuǎn)換芯片ADC0809（1）主要特性：1）8路8位A／D轉(zhuǎn)換器，即分辨率8位。由于AA2工作于線性狀態(tài)，其同相、反相輸入端具有“虛短”特性，因此共模信號在R3兩端的電位相等，即R3上沒有共模電流，所以A1和A2對共模信號的電壓放大倍數(shù)僅為1，差模信號在R3兩端產(chǎn)生壓降，其電壓放大倍數(shù)為1+2R1/R3(R1=R4)。圖中A1和A2是差模輸入和差模輸出的交叉耦合前置放大器。同時被測信號源的內(nèi)阻無法進行控制，而信號內(nèi)阻的變化可能使放大器兩個輸入端分別到地的電阻失配，這種失配除了造成增益變化外，還有可能導(dǎo)致共模抑制比下降。： 顯示電路4. 測量放大電路此方案采用高共模抑制比差動放大電路對熱電偶輸出毫伏信號進行放大。（2）當(dāng)INH=1時，無論A，B為任何狀態(tài)，接通通道均不接通。CD4052相當(dāng)于一個雙刀四擲開關(guān),具體接通哪一條通道,由輸入地址碼AB來決定。這種熱點偶的主要缺點是如果用于還原性介質(zhì)中，熱電極會很快受到腐蝕，在此情況下，只能用于測量500℃以下的溫度。由于熱電極材料具有較好的高溫抗氧化性，可在氧化性或中性介質(zhì)中長時間地測量900℃以下的溫度。因此，在熱電偶測溫時，可接入測量儀表，測得熱電勢后，即可知道被測介質(zhì)的溫度。此次設(shè)計用到K型熱電偶，即鎳鉻鎳硅熱電偶。（2）冷端補償：熱電偶輸出的熱電勢為冷端保持為0℃時與測量端的電勢差值，而在實際應(yīng)用中冷端的溫度是隨著環(huán)境溫度而變化的，故需進行冷端補償。我國從1988年1月1日起，熱電偶和熱電阻全部按IEC國際標(biāo)準(zhǔn)生產(chǎn)，并指定S、B、E、K、R、J、T七種標(biāo)準(zhǔn)化熱電偶為我國統(tǒng)一設(shè)計型熱電偶。所謂標(biāo)準(zhǔn)熱電偶是指國家標(biāo)準(zhǔn)規(guī)定了其熱電勢與溫度的關(guān)系、允許誤差、并有統(tǒng)一的標(biāo)準(zhǔn)分度表的熱電偶，它有與其配套的顯示儀表可供選用。第四章 總體設(shè)計方案介紹 基于LPM_ROM的熱電偶溫度巡檢儀的設(shè)計 系統(tǒng)硬件設(shè)計1．熱電偶熱電偶作為一種主要的測溫元件，具有結(jié)構(gòu)簡單、制造容易、使用方便、測溫范圍寬、測溫精度高等特點。 總體方框圖、檢測溫度的熱電偶溫度傳感器、集成片MAX6675及顯示輸出。冷端溫度補償采用電橋補償電路。 總體方框圖，系統(tǒng)主要包括FPGA芯片、檢測溫度的熱電偶溫度傳感器、多路選擇芯片CD405信號放大電路、A/D轉(zhuǎn)換電路、顯示輸出電路及鍵盤電路。 多路溫度巡回檢測系統(tǒng)框圖 總體方案選擇與設(shè)計本設(shè)計選擇了基于FPGA的兩種方案。系統(tǒng)軟件設(shè)計采用模塊化設(shè)計，程序采用匯編語言編程，系統(tǒng)功能由復(fù)位子程序、讀/寫子程序、溫度轉(zhuǎn)換子程序、顯示子程序、報警子程序等來完成。其工作過程為：主機發(fā)出一個脈沖，待“0”電平大于480us后，復(fù)位DS18B20,在DS18B20所發(fā)響應(yīng)脈沖由主機接收后，主機再發(fā)讀ROM命令代碼33H，然后發(fā)一個脈沖(≥15us)，并接著讀取DS18B20序列號的一位。為保證在有效的DS18B20時鐘周期內(nèi)提供足夠的電流。DS18B20的供電方式為外部電源。 多點溫度巡檢系統(tǒng)測溫部分的電路比較簡單，溫度信號由數(shù)字溫度傳感器DS18B20采集，在其內(nèi)部直接完成A/D轉(zhuǎn)換，通過單總線輸出數(shù)字信號送入AT89C2051進行處理。信號的切換是為本系統(tǒng)多路要求而設(shè)置的，程控偏置的原因是考慮溫度測量的范圍較寬，如果不加該級電路會造成整個測量系統(tǒng)分辨力不高而降低測量精度。第三章 溫度巡檢儀總體方案設(shè)計 基于單片機的溫度巡檢儀方案一：根據(jù)目前智能儀表的一般特點。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，它已成為事實上的通用硬件描述語言。此后，VHDL在電子設(shè)計領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)HDL。1987年底，VHDL被IEEE(The Institute of Electricaland Electronics Engineers)和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 硬件測試最后是將含有載入了設(shè)計的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設(shè)計項目在目標(biāo)系統(tǒng)上的設(shè)計工作情況，以排除錯誤，改進設(shè)計。通常的分類方法是：（1）將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 編程下載把適配后生成的文件或配置文件，通過編程器或編程電纜向FPGA或CPLD下載，以便進行硬件調(diào)試和驗證。時序仿真就是接近真實器件運行特性的仿真，仿真文件中已包含器件硬件特性參數(shù)，因而，仿真精度高。仿真就是讓計算機根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計進行模擬，以驗證設(shè)計，排除錯誤。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時長生可用于編程的文件。適配所選定的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器件系列。整個綜合過程就是將設(shè)計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和結(jié)束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。利用HDL綜合器對設(shè)計進行綜合是十分重要的一部，因為綜合過程將把軟件設(shè)計的HDL描述與硬件結(jié)構(gòu)掛鉤，是將然間轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文字描述與硬件實現(xiàn)的一座橋梁?？梢哉f，應(yīng)用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打開了一個廣闊的天地。2．HDL文本輸入這種方式與傳統(tǒng)的計算機然間語言編譯輸入基本一致。狀態(tài)圖輸入法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由EDA編輯器和綜合器將此狀態(tài)變化流程圖編譯綜合成電路網(wǎng)表。原理圖由邏輯器件（符號）和連接線構(gòu)成，圖中的邏輯器件可以是EDA軟件庫中預(yù)制的功能模塊，如與門、或門、非門、觸發(fā)器以及各種74系列器件功能的宏功能塊，甚至還有一些類似于IP的功能塊。1．圖形輸入圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方式。 應(yīng)用于FPGA/CPLD的EDA開發(fā)流程 設(shè)計輸入將電路系統(tǒng)以一定表達方式輸入計算機，是在EDA軟件平臺上對FPGA/CPLD開發(fā)的最初步驟。 EDA設(shè)計流程，以下將分別介紹各設(shè)計模塊的功能特點。（2）由于FPGA中的編程數(shù)據(jù)存儲器是一個靜態(tài)隨即存儲器，斷電時數(shù)據(jù)將隨之丟失，因此，每次開始工作時都要重新安裝編程數(shù)據(jù)，并需要配備保存變成數(shù)據(jù)的EPROM。折線互聯(lián)資源包括不同類型的金屬線、可編程的開關(guān)矩陣和可編程的連接點，從而使CLB更易設(shè)計成各種應(yīng)用型電路。（2）每個CLB中都包含組合邏輯電路和存儲電路（觸發(fā)器）兩部分，可以設(shè)置成規(guī)模不大的組合邏輯電路或時序邏輯電路。它們的工作狀態(tài)全都由編程數(shù)據(jù)存儲器中的數(shù)據(jù)設(shè)定。它由三種可編程單元和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器組成。（3）按編程特性分按編程特性分類FPGA可分為一次編程型和可重復(fù)編程型兩類。（1）按邏輯功能塊的大小分FPGA的基本邏輯機構(gòu)單元是可編程邏輯塊，按照邏輯功能塊的大小不同，可將FPGA分為細粒度機構(gòu)和粗粒度機構(gòu)兩類。FPGA兼容了MPGA和陣列型PLD兩者的優(yōu)點，因而具有更高的集成度、更強的邏輯實現(xiàn)能力和更好的設(shè)計靈活性。而利用計算機進行的單片機系統(tǒng)的開發(fā)，主要是軟件開發(fā)，在這個過程中只需程序編譯器就可以了，綜合器和適配器是沒有必要的，其仿真過程是局部的且比較簡單。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計自動化程度。EDA技術(shù)中最為矚目的和最具現(xiàn)代電子設(shè)計技術(shù)特征的功能就是日益強大的仿真測試技術(shù)?，F(xiàn)在EDA這個詞用得很廣，有將PROTEL、PSPICE、EWB、POWERPCB等都稱為EDA軟件，這或許是不恰當(dāng)?shù)?。這就給EDA技術(shù)提出了新的挑戰(zhàn)，從而又大大地促進了EDA技術(shù)的發(fā)展，產(chǎn)生了許多規(guī)模較大的EDA工具軟件系統(tǒng)，如Cadence、Synopsys以及我國的熊貓系統(tǒng)等。第四階段從九十年代至今。運用EDA技術(shù)設(shè)計并生產(chǎn)出了許多可編程半導(dǎo)體芯片。著名的電路仿真軟件SPICE