基于fpga的采樣狀態(tài)機的設計與仿真本科畢業(yè)論文-文庫吧資料
2025-06-26 02:29本頁面
【正文】 將由ADC0809的std_logic_vector(0,1,...7)中的數(shù)據(jù)輸出口輸出的8位轉換數(shù)據(jù)鎖存起來。該程序語言必定包含二部分：其中一部分REG是時序進程, 它在時鐘信號CLK的驅動下, 將不斷將next_state中的內容賦給current_state, 并由此信號將狀態(tài)變量傳輸給組合進程COM。圖10 ADC0809的元器件工作時序圖 AD0809的VHDL語言說明ADC0809采樣控制器的程序采用VHDL語言來描述。用于控制三態(tài)輸出鎖存器向單片機輸出轉換得到的數(shù)據(jù)。使用中該信號狀態(tài)即可作為查詢的狀態(tài)標志，又可作為中斷信號使用。EOC—轉換結束信號。對應ALE上跳沿時。三態(tài)輸出鎖存器用于鎖存A/D轉換完的數(shù)字量，當oe端為高電平時，才可以從三態(tài)輸出鎖存器取走轉換完的數(shù)據(jù)。它是逐次逼近式A/D轉換器，adc0809由一個8路模擬開關，一個地址鎖存與譯碼組，一個ad轉換器和一個三態(tài)三態(tài)鎖存器組成。 圖8 ADC0809的元器件內部結構圖 采樣模塊的設計 AD0809的整體功能說明本次設計采用ADC0809。由于狀態(tài)機的啟動必須要有啟動的時序邏輯進程，故本章還對邏輯啟動進程的程序作了些講解。END PROCESS。ELSE (CLOCK’event and clock=’1’)THENCurrent_state=next_state。該進程就是保證狀態(tài)機的跳變與時鐘信號同步，保證在時鐘發(fā)生有效跳變時，狀態(tài)機的狀態(tài)發(fā)生變化。在整個代碼中，由于沒有任何信號的賦值是通過其他某個信號的跳變來觸發(fā)的，所以不會生成寄存器。END PROCESS；這段代碼做了二件事：對輸出端口賦值和確定狀態(tài)機的下一狀態(tài)。ELSE ......END IF。WHEN state2=IF (input=......)THENOuput =value。WHEN STATE1=IF （input=.....） THENOutput =value。Next_state=stae1。這樣的狀態(tài)機稱為Mealy型有限狀態(tài)機[8]有限狀態(tài)機可應用于各種系統(tǒng)控制，如：微處理機中的總線總裁、微處理機與外設之間的控制、工業(yè)控制、數(shù)據(jù)的加密與解密，數(shù)字信號與處理中的時序控制等。有限狀態(tài)機的輸出信號僅與當前狀態(tài)有關時，稱為Moore型有限狀態(tài)機。有限狀態(tài)機中的每一個狀態(tài)對應控制單元中的一個控制步驟，有限狀態(tài)機的次態(tài)對應控制單元中與每一個控制步驟有關的轉移條件。在設計中，狀態(tài)機是最典型、應用最廣泛的電路模塊，其運行速度的高效、執(zhí)行時間的確定性和高可靠性方面都顯示出強大的優(yōu)勢。從而在大型電路設計會考慮FPGA設計來提高效率。而基于FPGA設計的硬件系統(tǒng)具有以下特點：（1）無需投片生產(chǎn)，即可得到芯片（2）可做ASIC的中試樣片 （3）有豐富的觸發(fā)器和I／O引腳 （4）設計周期最短、開發(fā)費用最低、風險最小 （5）采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容 (1).設計規(guī)范（4）.邏輯綜合（2）.設計輸入（7）系統(tǒng)測試（3）.仿真功能（5）布局布線（6）時序分析輸入工具輔助分析工具管腳約束優(yōu)化設計手動工具分析工具優(yōu)化工具仿真工具圖5 FPGA設計流程[7]FPGA的設計與傳統(tǒng)的通用IC設計在許多方面有區(qū)別，可以歸納表格如下：項目 方法通用IC設計CPLD/FPGA設計設計方向從片子到系統(tǒng)從系統(tǒng)到片子成本限制元件數(shù)量工作量及芯片價格性能限制功能單元設計設計及開發(fā)工具性能設計方案選擇主要元件FPGA芯片可測試要求 可連接到PCB板上只需要功能測試（注）驗證制作印刷電路板模擬樣機制作通常在實驗室內完成 可在實驗室內完成后期更改計劃不方便方便設計方法不靈活有很大的靈活性工具可以不依賴與CAE強烈依賴于CAE圖6 FPGA設計與傳統(tǒng)IC設計區(qū)別 本章小結 本章介紹了CPLD與FPGA的分類方法，詳細做表介紹了一般FPGA的設計流程,并且比較了FPGA與傳統(tǒng)IC設計的區(qū)別。而且，F(xiàn)PGA可以分成二大類：即細粒度(Finegrain)和粗粒度（coarcegrain）。為了增加電路密度而不使性能或功耗受到損失，復雜的可編程邏輯器件CPLD在結構上引入了各種特性。 本章小結 本章介紹了VHDL語言的概念進行了綜述，然后對其結構進行了詳細的說明。例外，VHDL語言和其他軟件一樣，也有嚴格的標識符、數(shù)據(jù)對象，數(shù)據(jù)類型定義。End struc。U1:hadder Port MAP(ci,tmps,s,tempco2)。Signal:tepms,tempcol2:Std_logic。 s,co:Out Std_ogic)。End ponent。Architecture struc of fadder is Component or2gate 結構體說明Port(a,b:In Std_ogic。 實體說明 s,co:OUT Std_ogic)。VHDL語言不一定按順序一條一條執(zhí)行每一條語句，而是并行執(zhí)行的語句同時也有按順序執(zhí)行的語句，來描述在同一時刻中可能發(fā)生的事件，這要求數(shù)字電路設計人員擺脫一維的思維模式，以多維并發(fā)的思路來完成VHDL語言的程序設計。 第三章：VHDL語言基礎 VHDL語言簡介VHDL語言即very high Speed integrated cricuit hardware description language(超高速集成電路硬件描述語言)，是電子設計的新技術，它符合美國電氣和電子工程師協(xié)會標準（IEEE標準1076），利用一種和數(shù)字電路基本知識結合比較密切的語言來描述數(shù)字電路和設計數(shù)字電路系統(tǒng)[4]。 本章小結 本章熟悉了EDA技術的基本概念與FPGA設計的軟件QUARTUS的使用的簡單介紹。圖2 程序截圖如下圖3 時序仿真圖圖4 生成的RTL電路圖圖四中a,b代表輸入端口，f5表示與非門，f4表示異或門，f3表示非門，f2表示或門。圖1 QUARTUS II 設計的基本邏輯門例子 如用Quartus II原理圖輸入設計方式設計一個組合邏輯電路過程。 Quartus 簡介本畢業(yè)設計采用的EDA工具是Alter公司的Quartus 。目前，EDA已將逐漸成為電子電路系統(tǒng)的設計重要設計手段，目前廣泛用于模擬與數(shù)字電路系統(tǒng)等許多領域。這就是EDA（Electronic Design Automatic）技術[1]。寫出正確高效的VHDL語言，達到仿真運行的目的。東華理工學院機械
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