【正文】 clka qt:=0 count=1 輸出脈沖計(jì)數(shù)器 count din:=qt+1 clk count=din co 輸出 圖 62 方案一的系統(tǒng)原理框圖在方案一的系統(tǒng)原理框圖中，ff為移相控制信號(hào)，clka為同步提取信號(hào)，clk為FPGA 系統(tǒng)時(shí)鐘經(jīng)過二十分頻得來，為5KHz。在實(shí)際運(yùn)用中，將脈沖方波的幅度調(diào)到最大，再用FPGA擴(kuò)展接口的5V電壓進(jìn)行電壓放大，就可以加到FPGA芯片中。時(shí)鐘分頻模塊系統(tǒng)時(shí)鐘脈沖調(diào)制模塊脈沖分配模塊脈沖擴(kuò)展模塊脈沖產(chǎn)生模塊同步信號(hào) 輸出 移相控制信號(hào) 圖61 系統(tǒng)原理框圖 脈沖產(chǎn)生模塊的設(shè)計(jì) 移相控制脈沖的選取在FPGA中，脈沖列的移相控制需要外加一個(gè)頻率連續(xù)可調(diào)的脈沖信號(hào)，一般情況下采用V/F轉(zhuǎn)換器，即用電壓控制方波頻率的變化。脈沖寬度取工頻電角度18186。6 觸發(fā)脈沖的FPGA設(shè)計(jì)由第四章知，可控硅觸發(fā)脈沖的順序?yàn)閂T1～VT6，而且依次相隔60186。同時(shí)，光耦的輸出端與輸入端信號(hào)反相，所以在接入FPGA后，還必須經(jīng)過一個(gè)非門。電壓比較器輸出的177。在電壓比較器的輸入端口，加入限幅措施，避免其進(jìn)入深度飽和區(qū)。圖 54 同步提取電路原理圖以A相為例，降壓處理后的相電壓信號(hào)，首先要經(jīng)過電阻分壓，然后才能輸入到電壓比較器，這樣可以使輸入電壓的幅值限制在177。 同步提取電路的設(shè)計(jì)經(jīng)過降壓處理的三相相電壓信號(hào)，通過電壓比較器進(jìn)行過零比較，就可以得到三相同步方波，再進(jìn)過光耦的電壓隔離，就可以輸入到FPGA芯片了。圖53即為光耦的內(nèi)部電路原理圖。 輸出隔離的設(shè)計(jì)同步信號(hào)的提取完成后，要輸入到FPGA芯片，此時(shí)不能直接輸入，還必須要經(jīng)過電壓隔離電路，將數(shù)字端與模擬端隔離開。接在穩(wěn)壓器后端的CC8可改善負(fù)載端的瞬態(tài)響應(yīng)，同時(shí)也可抑制高頻信號(hào)的干擾。三端穩(wěn)壓器的型號(hào)為LM7812和LM7912，輸出分別為+12V和12V。兩個(gè)1000uF電容的作用是將整流電路輸出的單向脈動(dòng)直流電壓進(jìn)行濾波處理，濾除或抑制其中的交流成分，使其變得平滑便于后續(xù)處理。整流電路為橋式全波整流，所選用的整流二極管的型號(hào)為IN4007，其反向耐壓值大于15V。12V的穩(wěn)壓電源通常情況下，直流穩(wěn)壓電源包括四部分，它們分別為電源變壓器，整流電路，濾波電路，穩(wěn)壓電路。12V的直流穩(wěn)壓電源，圖52為本設(shè)計(jì)所需的直流穩(wěn)壓電源的電路原理圖。圖 51 芯片LM311的內(nèi)部結(jié)構(gòu)原理圖在設(shè)計(jì)中，LM311芯片的平衡/選能端口懸空，VCC接+12V電源，VEE接12V電源。 電壓比較器的選取本設(shè)計(jì)選取的電壓比較器的型號(hào)為LM311，可以實(shí)現(xiàn)輸入電壓的過零比較。提取出的同步信號(hào)為三相同步方波，幅度值為177。同步信號(hào)是觸發(fā)電路實(shí)現(xiàn)精準(zhǔn)觸發(fā)的前提，也是實(shí)現(xiàn)數(shù)字化觸發(fā)的保證。綜上所述，在設(shè)計(jì)相控三相調(diào)壓電路的觸發(fā)脈沖時(shí)，只要遵循晶閘管的導(dǎo)通順序以及所加補(bǔ)脈沖的規(guī)則，就可以設(shè)計(jì)出合格的觸發(fā)控制脈沖。2a，而且這個(gè)導(dǎo)通角度被分割為不連續(xù)的兩部分，在半波內(nèi)形成兩個(gè)斷續(xù)的波頭，各占150176?！?50176。范圍內(nèi)，任一時(shí)刻都是兩個(gè)晶閘管導(dǎo)通，每個(gè)晶閘管的導(dǎo)通角為120176。（2） 在60176。 a?！?0176?！?50176。在任意時(shí)刻，晶閘管的工作情況如下：可能是三相中各有一個(gè)晶閘管導(dǎo)通，這時(shí)負(fù)載相電壓就是電源的相電壓；也可能是兩相中各有一個(gè)晶閘管導(dǎo)通，另一相不導(dǎo)通，這時(shí)導(dǎo)通相的負(fù)載相電壓電源線電壓的一半。因此a角的移相范圍是0176。因此把相電壓過零點(diǎn)定為控制角a的起點(diǎn)。因此，和三相橋式全控整流電路一樣，觸發(fā)脈沖的順序也是VT1～VT6，依次相差60186。三相的觸發(fā)脈沖應(yīng)依次相差120186。晶閘管對(duì)觸發(fā)電路的基本要求有：（1）、觸發(fā)信號(hào)要有足夠的功率；（2）、觸發(fā)脈沖必須與主回路電源電壓保持同步；（3）、觸發(fā)脈沖要有一定的寬度，前沿要陡；（4）、觸發(fā)脈沖的移相范圍應(yīng)能滿足主電路的要求；（5）、有良好的抗干擾性能、溫度穩(wěn)定性及主電路的電氣隔離。 晶閘管對(duì)觸發(fā)電路的基本要求控制晶閘管導(dǎo)通的電路稱為觸發(fā)電路。晶閘管的主要參數(shù)有：額定電壓、額定電流、通態(tài)平均電壓、維持電流、擎住電流、斷態(tài)電壓臨界上升率、通態(tài)電流臨界上升率、門極觸發(fā)電壓和門極觸發(fā)電流、恒定結(jié)溫等。在晶閘管關(guān)斷過程中，反向恢復(fù)過程結(jié)束后，晶閘管要恢復(fù)其對(duì)正向電壓的阻斷能力還需要一段時(shí)間。只有門極觸發(fā)是最精確、迅速而且可靠的控制手段。 使晶閘管導(dǎo)通的情況也有其他幾種：陽極電壓升高到相當(dāng)高的數(shù)值造成雪崩效應(yīng)；陽極電壓上升率過高；結(jié)溫較高；光觸發(fā)。導(dǎo)通期間，如果門極電流為零，并且陽極電流降至接近與零的某一數(shù)值以下，則晶閘管又回到正向阻斷狀態(tài)。隨著門極電流幅值的增大，正向轉(zhuǎn)折電壓降低。在門極觸發(fā)電流為零時(shí)，如果在器件兩端加正向電壓，則晶閘管處于正向阻斷狀態(tài)，只有很小的正向漏電流通過。在其導(dǎo)通時(shí)，主電流由陽極流向陰極。本設(shè)計(jì)主要分析阻性負(fù)載的三相三線星形連接的調(diào)壓電路，如圖41所示。在設(shè)計(jì)中，配置方式選擇JTAG模式。需要利用布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序(也叫后仿真)。即把設(shè)計(jì)好的邏輯安放到CPLD/FPGA中。(EDIF)的EDA工業(yè)標(biāo)準(zhǔn)文件。(3) 邏輯綜合。(2) 功能仿真。用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。第一層次為行為描述，它是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述；第二層是寄存器傳輸方式描述，又稱數(shù)據(jù)流描述；第三層是邏輯綜合。EDA自上而下的設(shè)計(jì)方法的主要特點(diǎn)有：電路設(shè)計(jì)更趨合理；采用