【正文】 異同。 3給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。（仕蘭微電子） 3利用4選1實(shí)現(xiàn)F(x,y,z)=xz yz’。（科廣試題） 3用邏輯們和cmos電路實(shí)現(xiàn)ab cd。（威盛VIA 上海筆試試題） 3用一個二選一mux和一個inv實(shí)現(xiàn)異或。（威盛筆試題circuit ） 2畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（威盛） 2please show the CMOS inverter schmatic,layout and its cross sectionwith Pwell its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit ） 2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 2為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 2用mos管搭出一個二輸入與非門。（未知） 2卡諾圖寫出邏輯表達(dá)使。（ 上海筆試試題） 給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（威盛VIA 上海筆試試題） 1說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)。(Infineon筆試試題) 1電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。（仕蘭微電子） 1用運(yùn)算放大器組成一個10倍的放大器。（凹凸） 1畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。（未知） 給出一差分電路，告訴其輸出電壓Y 和Y,求共模分量和差模分量。（未知） 給出一個查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（未知） 描述反饋電路的概念，列舉他們的應(yīng)用。名詞解釋，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機(jī)存儲器)，F(xiàn)IR IIR DFT(離散傅立葉變換)或者是中文的，比如： PCI：Peripheral Component Interconnect（PCI），DDR：DoubleDataRateECC：Error Checking and Correcting1基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 基爾霍夫電流定律是一個電荷守恒定律,即在一個電路中流入一個節(jié)點(diǎn)的電荷與流出同一個節(jié)點(diǎn)的電荷相等.基爾霍夫電壓定律是一個能量守恒定律,即在一個回路中回路電壓之和為零.平板電容公式(C=εS/4πkd)。 Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate　　壓控振蕩器的英文縮寫(VCO)。（降低溫度，增大電容存儲容量）（Infineon筆試）80、Please draw schematic of a mon SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題circuit ）8名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ:價格比sram便宜，但訪問速度較慢，耗電量較大，常用作計算機(jī)的內(nèi)存使用。電源電壓為3~5v假設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。 定義FIFO為N位字長容量M八個always模塊實(shí)現(xiàn)，兩個用于讀寫FIFO，兩個用于產(chǎn)生頭地址head和尾地址tail，一個產(chǎn)生counter計數(shù)，剩下三個根據(jù)counter的值產(chǎn)生空，滿，半滿信號產(chǎn)生空，滿，半滿信號7現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進(jìn)制整數(shù)輸入信號。（飛利浦－大唐筆試）7用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。 請畫出state machine；請用RTL描述其state machine。（南山之橋）a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。（未知）7畫出可以檢測10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。 （1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計的要求。（仕蘭微電子）70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報機(jī)，每份報紙5分錢。（未知）6一個狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過這個狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解的）。（仕蘭微電子）6用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計數(shù)器。 q = d。 elsereg[7:0] q。 d。input[7:0]inputinput（漢王筆試）PAL，GAL，PLD，CPLD，F(xiàn)PGA。 assign clk_o = out。 out = in。 else reg out 。 clk_o。 outputendmodule6用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？ （漢王筆試）module divide2( clk , clk_o, reset)。 q = 0。 if(reset)always (posedge clk or posedge reset)output [7:0] q。 reset。 clk。（揚(yáng)智電子筆試）module dff8(clk , reset, d, q)。（未知）6BLOCKING NONBLOCKING 賦值的區(qū)別。（華為）5實(shí)現(xiàn)N位Johnson Counter,N=5。5（未知）5latch與register的區(qū)別,。（新太硬件面試）4簡述latch和filpflop的異同。（威盛）4畫出一種CMOS的D鎖存器的電路圖和版圖。（揚(yáng)智電子筆試）4用邏輯們畫出D觸發(fā)器。（揚(yáng)智電子筆試）（未知）（華為）4用簡單電路實(shí)現(xiàn)，當(dāng)A為輸入時，輸出B波形為…（仕蘭微電子） 6）XOR 答案：NAND（未知）3用與非門等設(shè)計全加法器。 5）NOR 4）NAND 3）OR 2）AND 思路：得出邏輯表達(dá)式，然后根據(jù)輸入計算輸出3為了實(shí)現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV（Infineon筆試） x,y作為4選1的數(shù)據(jù)選擇輸入，四個數(shù)據(jù)輸入端分別是z或者z的反相，0，13給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化3利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz39。（飛利浦－大唐筆試）3畫出CMOS電路的晶體管級電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。3畫出Y=A*B+C的cmos電路圖。output c。（威盛VIA 上海筆試試題）3用一個二選一mux和一個inv實(shí)現(xiàn)異或。（威盛筆試題circuit ）2畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（威盛）卡諾圖化簡：一般是四輸入，記住00 01 11 10順序，0 1 3 24 5 7 612 13 15 148 9 11 102please show the CMOS inverter schmatic,layout and its cross sectionwith Pwell its transfer curve (VoutVin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit ）2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?2為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）和載流子有關(guān)，P管是空穴導(dǎo)電，N管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等2用mos管搭出一個二輸入與非門。（未知）2卡諾圖寫出邏輯表達(dá)使。給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題；1一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進(jìn)行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗(yàn)證中。1說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)。（威盛VIA 上海筆試試題）T+TclkdealyTsetup+Tco+Tdelay。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。（飛利浦－大唐筆試）Delay period setup – hold1時鐘周期為T,觸發(fā)器D1的寄存器到輸出時間最大為T1max，最小為T1min。 如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。比如控制信號，或地址。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。跨時域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。 Moo re 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時鐘邊沿到來時才會有狀態(tài)變化. Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān), 這1多時域設(shè)計中,如何處理信號跨時域。1MOORE 與 MEELEY狀態(tài)機(jī)的特征。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。1IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。（飛利浦－大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。Voh=,Vol=。cmos的高低電平分別為:Vih=,Vil=。CMOS輸出接到TTL是可以直接互連。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。產(chǎn)生毛刺叫冒險。說說對數(shù)字邏輯中的競爭和冒險的理