【正文】 ， T4節(jié)拍結(jié)束，開始 T5節(jié)拍。在第四個(gè) CLK的下降沿到達(dá)時(shí)， T3節(jié)拍結(jié)束，開始 T4節(jié)拍。（ 4）在 T3=1節(jié)拍期間，因?yàn)?LD=1，所以 IMAR=0（見式 91），在第四個(gè) CLK上升沿到來時(shí)， MAR將 PC的 001存入，存儲器的地址線為 001。由于 IIR=0，第三個(gè) CLK的上升沿到來時(shí)，內(nèi)部數(shù)據(jù)總線上的操作碼存入指令寄存器 IR，并進(jìn)行譯碼，譯碼輸出為 LD=1，表明下一步應(yīng)取操作數(shù)。（ 3）在 T2=1節(jié)拍期間， IIR=0（見式 92）， IPC=1（見式95）。（ 2）在 T1=1節(jié)拍期間， IDR=1（見式 94），在第二個(gè)CLK上升沿到來時(shí)，將指令操作碼 00111110送入 DR，并直接送到內(nèi)部數(shù)據(jù)總線上。（ 1）上電復(fù)位（ CLR=0）后，程序計(jì)數(shù)器 PC清零，即PC的狀態(tài)是 000；節(jié)拍發(fā)生器產(chǎn)生 T0節(jié)拍，即 T0=1；在 T0節(jié)拍內(nèi)， IMAR=0（見式 91），將 PC內(nèi)容送入地址寄存器 MAR，使存儲器的地址線為 000，由存儲器 EPROM讀出指令操作碼 00111110，并送入 DR的輸入端。 在 GAL16V8和 EPROM編程后，將各個(gè)功能部件連接起來，就得到了 8位模型計(jì)算機(jī)。 （ 98）216。 （ 97）216。 （ 96）216。 IPC=T2+T5?LD+T5?ADD （ 95）216。 （ 93）216。 IIR=T2? （ 92）216。各控制命令與節(jié)拍脈沖信號、指令操作命令之間的關(guān)系是：216。 指令寄存器 IR的寄存命令信號 IIR；216。 ALU的加法運(yùn)算控制信號 ISUM；216。 累加器 A的輸入命令信號 IA；216。 數(shù)據(jù)寄存器 DR的寄存命令信號 IDR；216。 程序計(jì)數(shù)器 PC的計(jì)數(shù)控制信號 IPC；216。 216。 操作控制器是根據(jù)指令操作碼和時(shí)序信號，產(chǎn)生各種操作控制信號，以便正確地建立數(shù)據(jù)通路，從而完成取指令和執(zhí)行指令的控制。時(shí)鐘信號周期為：216。模型計(jì)算機(jī)中的時(shí)鐘信號源是由 555定時(shí)器組成的多諧振蕩器。 圖 916(a) 節(jié)拍發(fā)生器邏輯圖圖 916(b) 節(jié)拍發(fā)生器脈沖波形圖9. 時(shí)鐘信號源 216。構(gòu)成節(jié)拍發(fā)生器的關(guān)鍵在于環(huán)形移位寄存器的初始狀態(tài)要置成 10000000，為此模型計(jì)算機(jī)的節(jié)拍發(fā)生器由 1片 74LS273（八D觸發(fā)器）和 1片具有置 1端的 74LS74（雙 D觸發(fā)器）構(gòu)成。 節(jié)拍發(fā)生器用于產(chǎn)生 T0~T7八個(gè)節(jié)拍脈沖信號，以便控制計(jì)算機(jī)按固定節(jié)拍有序地工作。例如，當(dāng)指令操作碼為 00111110時(shí)，譯碼器輸出為 LD=1，ADD=0， HALT=0。圖 915是實(shí)現(xiàn)指令寄存和譯碼功能的邏輯圖。當(dāng)執(zhí)行一條指令時(shí)，先把它從主存儲器中取到數(shù)據(jù)寄存器中，然后在傳送到指令寄存器。圖 914 累加器 A和 ALU邏輯圖7. 指令寄存器 IR和指令譯碼器 216。一個(gè)操作數(shù)由累加器 A提供，另一個(gè)操作數(shù)來自內(nèi)部數(shù)據(jù)總線。 算術(shù)邏輯單元 ALU是數(shù)據(jù)加工處理部件，用來實(shí)現(xiàn)基本的算術(shù)、邏輯運(yùn)算功能。當(dāng) IA=0時(shí)，且時(shí)鐘信號 CLK上升沿將總線上的 8位數(shù)據(jù)存入。 累加器 A是一個(gè)通用寄存器，當(dāng)運(yùn)算器的算術(shù)邏輯部件 ALU執(zhí)行算術(shù)或邏輯運(yùn)算時(shí)，為 ALU提供一個(gè)工作區(qū)。當(dāng) EDR=1時(shí)， DR輸出呈高阻態(tài)；當(dāng) EDR=0時(shí)， DR將所存數(shù)據(jù)送到數(shù)據(jù)總線。由于模型計(jì)算機(jī)是 8位，所以圖913中選用 74LS373作數(shù)據(jù)寄存器，它是 8位 D觸發(fā)器，并有三態(tài)輸出功能，可以直接與總線相連。4. 數(shù)據(jù)寄存器 DR216。在模型計(jì)算機(jī)中，因?yàn)榇鎯ζ髦皇褂昧?5個(gè)存儲單元，所以可用 3個(gè) D觸發(fā)器實(shí)現(xiàn)其功能，圖 913中選用74LS378（ 6位 D觸發(fā)器）芯片，但只使用了其中的 3位 D觸發(fā)器。3. 地址寄存器 MAR216。由于模型計(jì)算機(jī)只有 5個(gè)字節(jié)的機(jī)器碼，所以程序計(jì)數(shù)器 PC的輸出只使用 3位，其連線如圖 913所示。 程序計(jì)數(shù)器的作用是確定下一條指令的地址。 計(jì)算機(jī)是按照事先編寫的程序進(jìn)行運(yùn)算的，首先將編寫好的程序?qū)懭氪鎯ζ?，?jì)算機(jī)在運(yùn)行過程中對存儲器進(jìn)行讀寫操作，這里選用 27C64 EPROM做程序存儲器，共 3條指令，其中操作碼 3字節(jié)，立即數(shù) 2字節(jié)，需要 5個(gè)存儲單元（每個(gè)存儲單元是 1字節(jié)），只需要 3條地址線。 根據(jù)模型計(jì)算機(jī)框圖，可以將模型計(jì)算機(jī)系統(tǒng)劃分成一些邏輯功能部件，各個(gè)功能部件用地址總線和數(shù)據(jù)總線連接在一起，構(gòu)成簡易的模型計(jì)算機(jī)。 ADD A， 7 ； A?A+7 把 A中 6與 7相加，結(jié)果送入累加器 A，操作碼是 11000110216。為了讓計(jì)算機(jī)按照事先編制的程序運(yùn)行，我們以 6+7為例，設(shè)計(jì)了 3條指令，并將其存入存儲器，具體如下：216。 設(shè)計(jì)要求為（ 1）總線結(jié)構(gòu)：單總線，數(shù)據(jù)總線位數(shù) 8位、地址總線 3位；（ 2）存儲器：存儲容量 5x8位；（ 3）操作控制器：實(shí)現(xiàn)指令操作碼所需的操作控制信號；（ 4）運(yùn)算器：一個(gè)累加器，實(shí)現(xiàn)加法操作；（ 5）指令系統(tǒng)規(guī)模： 3條指令。1．設(shè)計(jì)要求216。 計(jì)算機(jī)是最典型的數(shù)字系統(tǒng)，它能對輸入的信息進(jìn)行處理、運(yùn)算。 圖 911 十字路口交通燈控制系統(tǒng)原理 8位模型計(jì)算機(jī)設(shè)計(jì)216。 用 FPGA的另一種方法是，采用 Quartus II提供的各種常用邏輯部件，通過原理圖輸入將 9圖 96和圖 98輸入，實(shí)現(xiàn)十字路口交通燈控制系統(tǒng)。END FSM_architecture。 END CASE。 nx_state=GR。BY=‘1’。AR=‘1’。 WHEN RY =AG=‘0’。 nx_state=RY。BY=‘0’。AR=‘1’。 WHEN RG =AG=‘0’。 nx_state=RG。BY=‘0’。AR=‘0’。 WHEN YR = AG=‘0’。 nx_state=YR。BY=‘0’。AR=‘0’。PROCESS(pr_state) 狀態(tài)轉(zhuǎn)換進(jìn)程 BEGIN CASE pr_state IS WHEN GR =AG=‘1’。 END IF。 count:=0。139。 END IF。 ELSIF (pr_state=RG) THEN AKorBKorT5:=(NOT BX) OR (AX AND timeREADY)。 IF (pr_state=GR) THEN AKorBKorT5:=BX AND (NOT AX OR timeREADY)。039。 count:=0。IF(count=time)THEN timeREADY:=39。 初始狀態(tài) ELSIF (CLK’EVENT AND CLK=‘1’)THEN FRE_OUT_TEMP=NOT FRE_OUT_TEMP。 狀態(tài)轉(zhuǎn)換標(biāo)志 BEGIN IF(RESET=‘0’)THEN 復(fù)位 pr_state=GR。 計(jì)數(shù)器 VARIABLE timeREADY : STD_LOGIC。BEGIN FRE_OUT=FRE_OUT_TEMP。 SIGNAL time : INTEGER RANGE 0 TO timeMAX。 A道紅燈、 B道黃燈的時(shí)間 TYPE state IS (GR,YR,RG,RY)。 A道黃燈、 B道紅燈的時(shí)間 CONSTANT timeRG : INTEGER := 25。 交通燈變換間隔最大時(shí)間 CONSTANT timeGR : INTEGER := 25。END FSM。 B道黃燈BR : OUT STD_LOGIC。 A道紅燈BG : OUT STD_LOGIC。 A道綠燈AY : OUT STD_LOGIC。 系統(tǒng)復(fù)位CLK : IN STD_LOGIC。 主干道（ A道）車輛傳感器，指示 A道有無車輛BX : IN STD_LOGIC。USE 。（ 2）控制器 FSM的 VHDL源程序 說明：此模塊為交通燈的控制器，負(fù)責(zé)交通燈的時(shí)序控制。 END PROCESS。 clk_out=‘0’。 count:=0。ARCHITECTURE fre_architecture OF fre IS BEGIN PROCESS(clk_in) VARIABLE count:INTEGER RANGE 0 TO 50000000。 晶振時(shí)鐘源輸入（ 50MHz） clk_out : OUT STD_LOGIC 1Hz頻率輸出 )。USE 。 （ 1）分頻模塊 fre的 VHDL源程序（ ）說明：此模塊用于產(chǎn)生 1Hz的系統(tǒng)時(shí)鐘頻率。圖 99 十字路口交通燈控制系統(tǒng)的頂層設(shè)計(jì)原理圖（ 2）功能子模塊設(shè)計(jì)216。 1. 基于 FPGA的十字路口交通燈控制系統(tǒng)實(shí)現(xiàn)方法一（ 1）頂層設(shè)計(jì)216。最后，驗(yàn)證系統(tǒng)設(shè)計(jì)的正確性。該電路有二個(gè)數(shù)據(jù)信號輸入 AX、 BX，一個(gè)時(shí)鐘信號輸入 CP，一