【正文】 輪流點(diǎn)亮 8 個數(shù)碼管的速率也不同，當(dāng) CLK 頻率足夠大時，可實(shí)現(xiàn) 同時顯示 8個字符的效果。 END PROCESS P2。 WHEN OTHERS= NULL。 WHEN 1110= A=1111001。 WHEN 1100= A=0111001。 WHEN 1010= A=1110111。 WHEN 1000= A=1111111。 WHEN 0110= A=1111101。 WHEN 0100= A=1100110。 WHEN 0010= A=1011011。 P2:PROCESS(D) BEGIN CASE D IS WHEN 0000= A=0111111。 S=C。 END IF。THEN IF C111THEN C=C+1。EVENT AND CLK=39。 architecture ONE of SCAN_LED is SIGNAL C:STD_LOGIC_VECTOR(2 DOWNTO 0)。 A:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 S:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 use 。 仿真波形： 數(shù)碼管顯示電路 VHDL 描述： LIBRARY IEEE。 end process。 when others=null。 when1110=led7s=1111001。 when1100=led7s=0111001。 when1010=led7s=1110111。 when1000=led7s=1111111。 when0110=led7s=1111101。 when0100=led7s=1100110。 when0010=led7s=1011011。 architecture one of decl7s is begin process(a) begin case a is when0000=led7s=0111111。 led7s:out std_logic_vector(6 downto 0))。 use 。 4） 通過 QuartusII 集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測試。 要實(shí)現(xiàn)以上功能，就必須按照一定時鐘節(jié)拍，輪流使譯碼器輸出所需要字符的編碼；同時控制數(shù)碼管的公共電極電平，輪流點(diǎn)亮數(shù)碼管（可以使用上個實(shí)驗(yàn)設(shè)計(jì)的計(jì)數(shù)器，加實(shí)驗(yàn)板上的 74ls138 來實(shí)現(xiàn)）。 2） 數(shù)碼管顯示電路設(shè)計(jì) 利用以上設(shè)計(jì)的譯碼器模塊，設(shè)計(jì)一個可以在 8 個數(shù)碼管上同時顯示字符的電路。 3．主要儀器設(shè)備（實(shí)驗(yàn)用的軟硬件環(huán)境） 實(shí)驗(yàn)的硬件環(huán)境是： 微機(jī)一臺 GW48 EDA 實(shí)驗(yàn)開發(fā)系統(tǒng) 一套 電源線一根 十芯 JTAG 口線一根 USB 下載線一根 USB 下載器一個 實(shí)驗(yàn)的軟件環(huán)境是： Quartus II 軟件 4．操作方法與實(shí)驗(yàn)步驟 利用 QuartusII 完成 7 段數(shù)碼顯示譯碼器 的文本編輯輸入（ ）和仿真測試等步驟，最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測試，實(shí)際驗(yàn)證本項(xiàng)實(shí)驗(yàn)的功能。例如當(dāng) LED7S 輸出為“ 1101101”時，數(shù)碼管的 7個段： g、 f、 e、 d、 c、 b、 a 分別接 0、 0、 1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“ 5”。 2．實(shí)驗(yàn)原理 7段數(shù)碼是純組合電路，通常的小規(guī)模專用 IC，如 74 或 4000 系列的器件只能作十進(jìn)制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是 2進(jìn)制的，所以輸出表達(dá)都是 16 進(jìn)制的，為了滿足 16 進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在 FPGA/CPLD 中來實(shí)現(xiàn)。 福建農(nóng)林大學(xué) 金山 學(xué)院信息工程類實(shí)驗(yàn)報告 系： 信息與機(jī)電工程系 專業(yè)： 電子信息工程 年級： 2020 級 姓名： 邱彬彬 學(xué)號： 100202079 實(shí)驗(yàn)課程： EDA 技術(shù) 實(shí)驗(yàn)室號： __田實(shí) 405 實(shí)驗(yàn)設(shè)備號： 2B 實(shí)驗(yàn)時間： 2020 年 4月 13 日 指導(dǎo)教師簽字： 成績： 實(shí)驗(yàn)三 用文本輸入法設(shè)計(jì) 7 段數(shù)碼顯示譯碼器 1．實(shí)驗(yàn)?zāi)康暮鸵? 本實(shí)驗(yàn)為 綜合性實(shí)驗(yàn)，綜合了 簡單組合電路邏輯 ,QuartusII 的使用方法 ,多層次電路設(shè)計(jì)、仿真和硬件測試 等內(nèi)容 。 總結(jié)： 通過實(shí)驗(yàn)綜合了 簡單組合電路邏輯 ,QuartusⅡ 的使用方法 ,多層次電路設(shè)計(jì)、仿真和硬件測試 等內(nèi)容 。 6．實(shí)驗(yàn)數(shù)據(jù)處理與分析 以上各圖中，左起第一到第五個 led 燈依次表示 a1 a2 a3 s0 s1，分析上圖可知，當(dāng) s1=0 時， 結(jié)果輸出 a1，當(dāng) s1=1 時輸出 s0 決定是輸出 a2 或是a3 7．質(zhì)疑、建議、問題討論 質(zhì)疑：一個二選一的多路選擇器可以由一個使能輸入端進(jìn)行選擇輸出，那么一個三選一的多路選擇器可以由兩個使能輸入端進(jìn)行選擇輸出，這樣就可以實(shí)現(xiàn)三個輸入端的選擇輸出。 Check 結(jié)果正確： 然后在 Assign 菜單欄下的 Driver 里選擇和試驗(yàn)箱想匹配的芯片，并根據(jù)源代碼的熒腳設(shè)置進(jìn)行添加輸入、輸出端口： 表 5 三選一多路選擇器 熒腳設(shè)置 引腳名稱 設(shè)置端口 a1 input Pin=45 a2 input Pin=46 a3 input Pin=47 outy output Pin=19 s0 iutput Pin=53 s1 input Pin=54 再進(jìn)行 Save， Compile amp。 然后進(jìn)行保存，編譯，仿真，出現(xiàn)如下錯誤，如圖 22 所示： 圖 經(jīng)分析，為標(biāo)點(diǎn)符號出錯和關(guān)鍵字出錯。 U2:mux21a PORT MAP(a=a1,b=tmp,s=s1,y=outy)。 SIGNAL tmp : STD_LOGIC。 y: OUT STD_LOGIC)。 END ENTITY muxk。 ENTITY muxk IS PORT(a1,a2,a3,s0,s1:IN STD_LOGIC。 以上的是 2 選 1的選擇器編寫過程，接下來設(shè)計(jì) 3選 1的選擇器，過程如下： 新建一個 Text editor file，并保存擴(kuò)展名為 .VHD 的 文件和 放在同一個文件夾目錄下然后輸入代碼，參考程序如下： LIBRARY IEEE。 保存文件為 ，然后進(jìn)行檢查，編譯，仿真。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s= ‘ 0’ ELSE b。 y: OUT BIT)。 ENTITY mux21a IS PORT ( a,b:IN BIT。 代碼參考程序如下所示： LIBRARY IEEE。 將設(shè)計(jì)好的 2